troppa
Software-Overclocker(in)
AW: Nvidia Geforce: GTX 1080 Ti ungewollt bestätigt und "Club Geforce" in Planung
??? Die GTX 1080TI bekommt ein 320-bit Interface für die 10 GiB Speicher. Zwei Speichercontroller werden einfach deaktivert. Aufteilung wird dann wohl 10x1GiB sein. (Titan XP 12x1GiB).
Das Problem der GTX 970 war nicht eine unregelmäßige Speicherverteilung sie hat auch 8x512MiB, sondern dass Nvidia eine Einheit mit 256Kb L2 Cache und 8 ROPs deaktiviert hat ohne den dazugehörigen einen Speichercontroller ebenfalls zu deaktivieren, was dazuführte das der Chip über den danebenliegende Einheit mit 256Kb L2 Cache und 8 ROPs ausweichen musste, um den 8ten 512MiB Speicherchip anzusprechen. Soeine Einheit ist mit je einen Kanal zur Schreiben und Lesen an den Memorybus oder Memorycrossbar angebunden, was dazu führt, dass entweder nur ein Speicherchip mit voller Geschwindigkeit oder ein Speicherchip schreibend und einer lesend angesprochen werden kann. Im Fall das beide Speicherchips gleichzeitig schreibend oder lesend angesprochen werden, muss der 8te Speicherchip warten, was zu dem Leistungsverlust bei 4 GiB Speicherbelegung führt.
Interessant ist ja das die Karte ein 384 Bit Interface bekommen soll, was auf eine asymmetrische Speicherbestückung (4x 512MB und 8x 1GB) und Leistungseinbrüche ab 6GB Auslastung hindeuten könnte. Der Trost ist das es wohl nicht so gravierend wie bei der GTX 970 ist, allerdings (verhältnismäßig) früher einsetzt.
??? Die GTX 1080TI bekommt ein 320-bit Interface für die 10 GiB Speicher. Zwei Speichercontroller werden einfach deaktivert. Aufteilung wird dann wohl 10x1GiB sein. (Titan XP 12x1GiB).
Das Problem der GTX 970 war nicht eine unregelmäßige Speicherverteilung sie hat auch 8x512MiB, sondern dass Nvidia eine Einheit mit 256Kb L2 Cache und 8 ROPs deaktiviert hat ohne den dazugehörigen einen Speichercontroller ebenfalls zu deaktivieren, was dazuführte das der Chip über den danebenliegende Einheit mit 256Kb L2 Cache und 8 ROPs ausweichen musste, um den 8ten 512MiB Speicherchip anzusprechen. Soeine Einheit ist mit je einen Kanal zur Schreiben und Lesen an den Memorybus oder Memorycrossbar angebunden, was dazu führt, dass entweder nur ein Speicherchip mit voller Geschwindigkeit oder ein Speicherchip schreibend und einer lesend angesprochen werden kann. Im Fall das beide Speicherchips gleichzeitig schreibend oder lesend angesprochen werden, muss der 8te Speicherchip warten, was zu dem Leistungsverlust bei 4 GiB Speicherbelegung führt.