AMD Zen 2: Rome soll acht 8-Kern-Chiplets mit 256 MiByte L3-Cache nutzen
- Ersteller PCGH-Redaktion
- Erstellt am
Lamaan
Software-Overclocker(in)
Das Ganze ist zwar immer noch über einen "IF" verbunden, würde aber ganz anders behandelt.
Naja, ich lass mich mal überraschen, aber ich wette auf Performanceverbesserungen bei Multi-Die-Lösungen und kürzere Latenzen bei der
Chip-Internen-Kommunikation
Naja, ich lass mich mal überraschen, aber ich wette auf Performanceverbesserungen bei Multi-Die-Lösungen und kürzere Latenzen bei der
Chip-Internen-Kommunikation
Zuletzt bearbeitet:
Wenn überhaupt macht das meiner Meinung nach mit einem aktiven Interposer bzw. Bridge Chiplet Sinn, welches dann einen Switch, die MCs und das IO enthält, wie ich an anderer Stelle schon mehrfach gesagt habe. Das müsste dann mindestens einen 3.2 TBit/s Switch mitbringen (8x CPU Die per 100 GBit/s, 4x DDR5 Dual Channel per 100 GBit/s. 8x PCIe 4.0 x16/xGMI per 50 GBit/s), plus eventuell noch mehr. Um die Latenzen möglichst gering zu halten, und um das Bridge Chiplet/den Interposer möglichst klein zu halten könnte ich mir so ein Layout vorstellen:
Edit: Wenn sich die Form des Sockel ändert, und die der Dies, könnte man die Dies natürlich besser quadratischer machen, und die Anordnung noch sternförmiger.
Edit: Wenn sich die Form des Sockel ändert, und die der Dies, könnte man die Dies natürlich besser quadratischer machen, und die Anordnung noch sternförmiger.
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S
Schaffe89
Guest
Als ob so alberne Gerüchte von Adored TV irgendeinen Sinn ergeben würden.
Ein Controller Die, für die Fabric?
Was für ein Blödfug...
Das würde Latenzen aus der Hölle bedeuten, ausserdem könte man dann gleich einen Interposer nutzen ---> teuer.
Zuletzt bearbeitet:
hanfi104
Volt-Modder(in)
Wäre das nicht äußerst aufwenig?
Ich produziere also so viele CCX-Chiplets wie geht OK!
Für Ryzen brauche ich einen kleinen IOX
(Bei der größte des Designs wäre das wohl eher blödsinn, den Chip zu splitten.)
Für Epic/TR brauche ich einen großen IOX.
Für mich klingt nach zu vielen Nachteilen ggü dem aktuellen Design: jeder Chip zählt (und wird verkauft)
Ich produziere also so viele CCX-Chiplets wie geht OK!
Für Ryzen brauche ich einen kleinen IOX
(Bei der größte des Designs wäre das wohl eher blödsinn, den Chip zu splitten.)
Für Epic/TR brauche ich einen großen IOX.
Für mich klingt nach zu vielen Nachteilen ggü dem aktuellen Design: jeder Chip zählt (und wird verkauft)
G
gaussmath
Guest
@Schaffe: OK, und wie sollen sonst 64 Kerne realisiert werden?
S
Schaffe89
Guest
Indem das aktuelle Design beibehalten wird, die Caches verdoppelt werden und 8Kerne pro CCX verbaut werden.
Genauso wie bisher spekuliert.
Ein eigenes Die für den Fabric Controller... die müssen was geraucht haben.
G
gaussmath
Guest
Du machst Scherze, oder? Dann braucht's einen performanten Ringbus und die Yield-Raten gehen (relativ) in den Keller.
facehugger
Trockeneisprofi (m/w)
Mir im Prinzip schietegal, wie sie es technisch machen. Hauptsache Zen2 tritt Intel richtig in den Hintern und kostet nicht die Welt. Danke, wird gekauft...
Gruß
Gruß
criss vaughn
Volt-Modder(in)
Dafür musste man nicht einen anderen Sockel und sündhaftteure Prozessoren kaufen, nur weil man ein etwas besser zu erweiterndes System haben wollte.
Ich hoffe nur, dass AMD entweder wirklich einen getrennten AM4-/Desktop-Chip fertigt oder große Fortschritte beim IF gemacht hat. Der große Vorteil des integrierten Speichercontrollers, der alle Flexiblitätsverluste verschmerzbar gemacht, waren und sind die deutlich niedrigeren Latenzen. Wenn Zen2 mit einem getrennten Chip, aber ohne deutliche Forschritte beim Interconnect kommt, dann arbeiten im Prinzip alle Prozessoren wie die langsameren Compute-Dies auf einem Threadripper WX und schnelle, direkt angebundene I/O-Cores gäbe es gar nicht mehr. Für Server-Betreiber in der Cloud ist das kein Problem respektive wird durch weiter steigende Kernzahlen ganz schnell aufgewogen. Aber für uns Spieler, die jetzt schon mehr Kerne haben als die Software mittelfristig ausreizen wird?
Das erinnert mich an Intel auf der Computex: Keiner will teure, heiße, in low-thread-count-Anwendungen langsame Skylake X kaufen. Super Neuheit – ein Skylake X mit mehr Kernen, mehr Abwärme und höherem Preisschild.
.gif "sm_B-) :-)")
This!
Die Divergenz zwischen Server und Home/Desktop gilt es nicht zu verachten. Zudem wird das Problem der Abwärme nicht trivialer; wir alle erinnern uns noch wie unsere Northbridges anno 200X geglüht haben
Gerade die Performance (inkl. Latenzen) der integrierten Controllern wird bei uns Endusern oftmals hinter Takt und Kernen geschoben 
Was passiert denn, wenn dieser Interposer oder Controller Chip, Cache mitbringt?
Auf den Fotos sieht der der ein bischen groß aus für nur einen Speichercontroller mit PCIE Anbindungen.
S
Schaffe89
Guest
Ich kann mir nicht vorstellen dass ein hoher Fabric Takt und die Ausgliederung der Northbridge, im Prinzip wie früher, erfolgsversprechend sind.
Die Latenzen müssen runter.
Sollte das stimmen, was ich nicht glaube, dann glaube ich nicht an eine Steigerung der Gamingperformance.
Cache? Na hoffentlich nur den L3 und keinen L1-oder L2 Cache...
Die Signalwege müssen ja kürzer und nicht länger werden.
Da die Fabric bei Ryzen schon recht viel Strom zieht, könnte sich AMD mit so einem Design verspekulieren, hoffentlich wirds kein zweiter Bulldozer.
Auf dem.Bild ist die grösse in 14nm angegeben.
In 7nm dürfte der etwa 100mm2 gross sein.
Wobei das nur konzeptionell sein dürfte...
Zuletzt bearbeitet:
??? Du meinst die Bilder die irgendwelche Leute zusammen geschustert haben?
Naja, daher wo das ganze kommt, würde ich nicht als irgendwelche Leute beschreiben, der scheint schon Ahnung zu haben, sagt aber selber, das es anders kommen könnte.
K.H. Chia (@chiakokhua) | Twitter
@ Schaffe89
Ja na klar Level 3 oder eher Level 4 Cache zum zwischenspeichern, damit die Latenzen runtergehen, bei Gaming dürfte das doch sicherlich enorm helfen, wenn der Controller/Interposer selber Cache mitbringen würde oder bin ich auf dem Holzweg?
K.H. Chia (@chiakokhua) | Twitter
@ Schaffe89
Ja na klar Level 3 oder eher Level 4 Cache zum zwischenspeichern, damit die Latenzen runtergehen, bei Gaming dürfte das doch sicherlich enorm helfen, wenn der Controller/Interposer selber Cache mitbringen würde oder bin ich auf dem Holzweg?
Voodoo2
BIOS-Overclocker(in)
Nein die machen ein Lego System
das viel individueller einsetzbar ist
die Flexibilität wird erhöht
Ja, denn er spekuliert, und das ist auch vollkommen in Ordnung. Das Problem ist nur wie andere dann später diese Spekulationen weiter verkaufen ...
hanfi104
Volt-Modder(in)
Vorher gabs das Auto (einen Die)
Jetzt gibts Karosse (Corechiplets) mit Motor groß (IOX für Epic) oder Motor klein (spekulierter IOX für Ryzen).
Ich muss also jetzt aufpassen, das von beiden genau passend Motoren da sind. Vorher gabs nur Autos.
Flexibel ja, aber aufwändiger in der Produktion/Koordinierung/Planung.
(Das beschneiden der Teile lassen wir der Einfachheit einmal weg)
Für mich ergibt der Schritt eher wenig sinn. Der Paukenschlag von Ryzen war doch genau dieser eine Die, der fast egal wie kaputt, verwendbar war. Man konnte schlicht nicht falsch liegen.
Jetzt soll ein Kudelmudel kommen, welches viel Fehlerpotenzial bieten soll?
RawMangoJuli
Lötkolbengott/-göttin
vllt gibts ja in ner Woche schon neue Infos dazu
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