AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

[DBGTKING]

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Außer AMD packt den wunder hammer raus und optimiert sehr dermaßen hart das wir alle geflasht sind und auch Intel geflasht ist weil sie bei allen Bereichen beim Prozessor überboten wurden.
ich bezweifle aber das so was kommt noch nicht mal Intel hat ein wunder holzhammer in der hand, trotz so viel geld. So einfach ist es ja dann doch nicht mehr möglich. Und die kleineren fertigungen können auch keine <ber wunder vollbringen. Da sind wir uns einig.

 

[Olstyle]

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Kommt dann vielleicht auch Quadchannel für den Mainstream Sockel?

Breiteres Speicherinterface braucht mehr Leitungen. Das wird bei kleineren Strukturgrößen nicht billiger sondern teurer. Und die Platinen dazu sowieso.

 

[Modoka]

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Hätte trotzdem gern nen quadchannel aufner dicken apu

 

[RyzA]

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Breiteres Speicherinterface braucht mehr Leitungen. Das wird bei kleineren Strukturgrößen nicht billiger sondern teurer. Und die Platinen dazu sowieso.

Das mag stimmen. Aber irgendwann wird es Zeit. Ich glaube Serverplattformen haben schon Octachannel.

 

[Gerry1984]

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Zum L3-Cache frage ich mich, wenn der wie spekuliert wird, aufgeteilt im I/O-Chiplet und Core-Chiplet sitzt und die Daten gespiegelt würden, das macht doch nur Sinn für die Versionen mit zwei Core-Chiplets, damit ein Kern in dem einen Chiplet nur auf den I/O und nicht den anderenChiplet zugreifen muss falls er Daten von "drüben" braucht. Aber bei nur einem Core-Chiplet , also max. acht Kernen, würde es doch keinen Sinn machen die Daten zu spiegeln. Könnte man diesen überflüssigen L3 des I/O dann als zusätzliches Cache-Level benutzen? Also quasi 16MB"normaler" L3 im Core Chiplet und zusätzlich 16MB L3,5 im I/O-Chiplet (oder 32MB wenn auch die 16MB die für den anderen Chiplet vorgesehen wären angesprochen werden könnten).

Oder kommt es wirklich so und der gesamte L3 sitzt im I/O? Kann mal jemand seriös abschätzen was das dann für Auwirkungen auf die Latenzen hat?

 

[seahawk]

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Aufgeteilter L3 macht doch keinen Sinn. Stell Dir das mal mit 2 Chiplets vor, ich denke der sitzt komplett im IO-Die. Die Latenzen hängen dann davon ab wie schnell die IF läuft. Im Vergleich zu Ryzen 1 und Ryzen + ist die Aussage schwierig. Für Versionen mit einem CCX sind die Latenzen dann höher, je mehr CCX man einsetzt desto weniger macht es einen Unterschied. Ab 16+ cores ist die neue Lösung dann überlegen, weil jeder Core direkt über den L3 auf den RAM kann.

 

[Killer-Instinct]

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Wenn man paar Jahre Ruhe haben möchte,würde ich einen 16-Kerner nehmen. Beim richtigen Multithreading kann man nicht genug kerne haben.

 

[gaussmath]

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Aufgeteilter L3 macht doch keinen Sinn. Stell Dir das mal mit 2 Chiplets vor, ich denke der sitzt komplett im IO-Die.

Never ever wird das so sein. Du kannst froh sein, wenn du über den externen IF Latenzen von unter 60ns hinbekommst. Die L3 Cache Anbindung wäre derart mies, da kannst du auch direkt auf den RAM zugreifen. Die Chiplets werden mit Sicherheit eigenen L3 haben.

 

[Gerry1984]

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Man müsste doch auch schon von der bekannten Fläche der Core-Chiplets abschätzen können ob da nur die Kerne und untere Cache-Ebenen sind oder auch der L3. Wir wissen wie groß die Zen-Kerne und der Cache in 14/12nm ist abzüglich I/O, wir wissen auch wie groß die 7nm Chiplets sind, etwa 70mm² bis 80mm². Und wieviel Flächenersparnis der 7nm Prozess bringt sollte sich doch auch abschätzen lassen. Gefühlsmäßig wären die Chiplets nur mit Kernen und L1/L2 zu groß, da muss noch mehr drinn sein. Aber gibts da anhand meiner aufgezählten Daten auch ffundierte Abschätzungen dazu?

 

[gaussmath]

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Der L3 wird wohl so liegen:

Aber schaut euch mal die Core-Konstellation an. Das sieht doch nach Ringbus aus?! Das zentrale Kreuz genau mittig scheint eine "IF-Autobahn" mit aktiven Hopps zu sein, so dass 2 Chiplets miteinander verbunden werden können.

 

[Gerry1984]

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Der L3 wird wohl so liegen:

Aber schaut euch mal die Core-Konstellation an. Das sieht doch nach Ringbus aus?! Das zentrale Kreuz genau mittig scheint eine "IF-Autobahn" mit aktiven Hopps zu sein, so dass 2 Chiplets miteinander verbunden werden können.

Das wäre ja genau die selbe Lage wie in ein einem Zen CCX mit vier Kernen. Das spräche dann dafür dass die Zen2 Chiplets nicht aus zwei CCX zu je vier Kernen sondern aus einem einzelnen CCX mit acht Kernen besteht.

https://en.wikichip.org/wiki/File:amd_zen_ccx.png

Was wäre da neben einem Ringbus noch für eine Topologie denkbar um die acht Kerne untereinander zu verschalten? Ein Mesh? Oder irgendein Mittelding? Für mich sieht dieses "Kreuz" so aus dass es weder klassischer Ringbus noch Mesh ist sondern ein Interconnect der mit minimal ein bis maximal drei Hops innerhalb des Chiplets braucht. Wenn die Chiplets dann auch noch über IF ohne den Umweg des I/O-Dies miteinander kommunizieren können wäre das gut. Sogar sehr gut

Dann brauchts auch keinen gespiegelten Cache oder ähnliches im I/O-Chiplet. Ich hab langsam immer mehr das Gefühl dass uns Matisse noch sehr überraschen wird

 

[gaussmath]

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Ich werde gerade ein wenig hibbelig. Wenn das so kommt, dann wird's interessant. 2xRingbus mit einem stark getunten IF2 verbunden heißt Coffe Lake Performance innerhalb eines Chiplets und zwischen den Chiplets ungefähr Intel's Mesh Performance. Hoffentlich lässt sich der RAM ordentlich hochziehen! Das wird ne verdammt starke CPU.

Was wäre da neben einem Ringbus noch für eine Topologie denkbar um die acht Kerne untereinander zu verschalten? Ein Mesh? Oder irgendein Mittelding?

Ja, könnte scheinbar auch ein Mesh sein. Hoffentlich ist es ein Ringbus.

 

[seahawk]

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Und was braucht dann die Fläche im I/O Die?

 

[gaussmath]

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Und was braucht dann die Fläche im I/O Die?

Meeeeeehr Cache!

 

[DBGTKING]

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Ja und welche Anwendung und Spiele profitieren dann von dem mehr Cache dann. Das ist doch dann die nächste Frage.

Wird Cache nicht mehrere wenn man ht /smt abschaltet. Und sinkt dann nicht die Latenz. Was ja beides dann ja nochmals besser das ganze macht.

 

[Gerry1984]

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Und was braucht dann die Fläche im I/O Die?

Naja, der ganze I/O-Kram braucht auch Platz:

File:amd zen octa-core die shot.png - WikiChip

Ziehen wir von den ~210mm² des Zeppelins etwa 90mm² für die beiden CCX ab bleiben 120mm² I/O in 14nm. Das ist doch ungefähr auch die Größe des I/O-Chiplets die wir von den Abbildungen kennen?

Die Daten zu Zen hab ich hier her: Zen - Microarchitectures - AMD - WikiChip

 

[seahawk]

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Dagen würde ich aber argumentieren, dass bei Rome 64core die Chiplets gleich groß wie bei Matisse sind, der IO die aber viel, viel größer.

 

[Gerry1984]

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Naja, ist ha auch viel mehr I/O bei Rome, schon allein der Memorycontroller dürfte vier mal größer als der von Matisse werden.

Was ist rigentlich mit Threadripper, bekommt der ein eigen I/O-Chiplet oder den riesigen von Rome teildeaktiviert?

 

[DerLachs]

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Ich werde gerade ein wenig hibbelig. Wenn das so kommt, dann wird's interessant. 2xRingbus mit einem stark getunten IF2 verbunden heißt Coffe Lake Performance innerhalb eines Chiplets und zwischen den Chiplets ungefähr Intel's Mesh Performance. Hoffentlich lässt sich der RAM ordentlich hochziehen! Das wird ne verdammt starke CPU.



Ja, könnte scheinbar auch ein Mesh sein. Hoffentlich ist es ein Ringbus.

Gauss hypet mich schon wieder.

 

[seahawk]

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Naja, ist ha auch viel mehr I/O bei Rome, schon allein der Memorycontroller dürfte vier mal größer als der von Matisse werden.

Was ist rigentlich mit Threadripper, bekommt der ein eigen I/O-Chiplet oder den riesigen von Rome teildeaktiviert?

Aber Rome hat auch mehr Cache.