AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

[Gerry1984]

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Aber Rome hat auch mehr Cache.

Ja, aber pro Kern genau so viel wie Matisse. Matisse dürfte mit zwei Chiplets maximal 64MB L3 haben, Rome mit 8 Chiplets 256MB. Gibt 32MB pro Chiplet bzw. 4MB pro Kern. Und das ist doppelt so viel wie bei Zen/Zen+. Spricht also nichts dagegen dass mit mehr Chiplets entsprechend mehr Cache zur Verfügung steht. Der muss deswegen nicht in dem grossen I/O-Chiplet sein.

Die acht Kerne plus 16MB L3-Cache von 14/12nm Zen sind etwa 90mm² groß, ein Achtkernchiplet von Zen2 in 7nm dürfte 70mm² bis 80mm² groß sein. Wo ist da also die Verkleinerung? Klar skaliert der Shrink nicht zu 100%, aber so wenig Platzersparnis ist doch auch unwahrscheinlich. Also muss da in dem Core-Chiplets irgend etwas neues dazugekommen sein. Und das einzige was eben Sinn macht wäre der zusätzlich verdoppelte L3-cache

 

[deady1000]

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Gauss hypet mich schon wieder.

Ich werd auch schon wieder ganz g***.
Wenn die den 12 Kerner im Sommer launchen wird mein Konto geplündert.
Da wird richtig auf die Kacke gehauen und einfach nur weil man es dann kann wird die Herr der Ringe Trilogie nochmal vor- und wieder zurück-gerendert.

*gaga

 

[Gast1748380205]

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Ja, aber pro Kern genau so viel wie Matisse. Matisse dürfte mit zwei Chiplets maximal 64MB L3 haben, Rome mit 8 Chiplets 256MB. Gibt 32MB pro Chiplet bzw. 4MB pro Kern. Und das ist doppelt so viel wie bei Zen/Zen+. Spricht also nichts dagegen dass mit mehr Chiplets entsprechend mehr Cache zur Verfügung steht. Der muss deswegen nicht in dem grossen I/O-Chiplet sein.

Die acht Kerne plus 16MB L3-Cache von 14/12nm Zen sind etwa 90mm² groß, ein Achtkernchiplet von Zen2 in 7nm dürfte 70mm² bis 80mm² groß sein. Wo ist da also die Verkleinerung? Klar skaliert der Shrink nicht zu 100%, aber so wenig Platzersparnis ist doch auch unwahrscheinlich. Also muss da in dem Core-Chiplets irgend etwas neues dazugekommen sein. Und das einzige was eben Sinn macht wäre der zusätzlich verdoppelte L3-cache

Hast Recht, wahrscheinlich haben die einhen L4 im I/O-Die, dann geht das Ding aber wie eine Rakete.

 

[lutari]

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Gauss hypet mich schon wieder.

Nicht nur dich. Langsam will ich auch einen 16-Kerner, obwohl ich überhaupt keine sinnvolle Verwendung habe...
Wenn er so weiter macht, dann bin ich pleite.

 

[DBGTKING]

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Ach ich habe damit keine Probleme. Habe ja schließlich einen xeon 22 Kerner mit ht 44. Taktet zwar nur auf 2,8 GHz, aber das geht schon klar. Extra nur für mehr video Umwandlung mir zugelegt. Ist zwar nur ein es, aber für sowas reicht es dann schon. Würde bisher nur damit getestet ob der PC überhaupt hochfährt. Ist noch nicht im Gehäuse und es würde noch kein Betriebssystem installiert. Ich selbst traue mich nicht es einzubauen. Gefahr das ich das zweite Mainboard Schritte. Dann sind 150 € hin. Und das will ich nicht. Installieren das kann ich aber. Nur ohne Laufwerk wird das halt unmöglich sein. Warte bis mein Bruder das einbaut und mir die digitale Version von Windows 7 draufspielt. Ht schalte ich dann ab, aber ein kernfest werde ich dennoch haben ^^



PS, wer gibt mir gebrauchte alte Mainboards, damit ich einbauen Üben kann. Werde wohl am Ende dann wohl mehrere Mainboards verschrotten. Mal sehen wie viele dran glauben müssten bis ich das ohne zerstören schaffe. Das das billigste sein was es gibt. Allerdings mit CPU. Denn sonst weiß ich nicht ob ich es endlich ohne kaputt machen geschafft habe. Wenn ihr wollt mache ich dann sogar Bilder davon dann als Belohnung.

 

[Gast1748380205]

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Nicht nur dich. Langsam will ich auch einen 16-Kerner, obwohl ich überhaupt keine sinnvolle Verwendung habe...
Wenn er so weiter macht, dann bin ich pleite.

Wenn Ryzen 2 da ist, will jeder 16 echte Kerne.

 

[gaussmath]

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Nicht nur dich. Langsam will ich auch einen 16-Kerner, obwohl ich überhaupt keine sinnvolle Verwendung habe...
Wenn er so weiter macht, dann bin ich pleite.

Du hast es aber auch nicht leicht. Die Seven kaufst du vielleicht auch. Kannst du gleich Insolvenz anmelden.

Wenn Ryzen 2 da ist, will jeder 16 echte Kerne.

Ja, und weißt du auch warum?

Weil Kerne sexy machen!

 

[Gast1748380205]

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Ich hätte gesagt, weil Kerne zukunftssicher sind. 8 Kerne sind dann so Office-PC.

 

[DBGTKING]

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Ja, und weißt du auch warum?

Weil Kerne sexy machen!

Nein sie machen einen nicht sexy, sondern cool. Denn damit kann man sehr schön angeben. Hey guck mal ich habe 16 Kerne, du hast nur 8 Kerne. Also habe ich 8 echte Kerne mehr als du. Der wow, du hast es gut, du hast wenigstens die Jahre Ruhe. Ich muss mir dann erst noch überlegen was ich kaufen soll. Na wer so viel Geld wie ich hat, für den sind 16 Kerne kein Problem. Der andere dann so, wow du bist aber reich. Ja weil ich ja nen 16 Kerner habe. Die meisten nur so Winzling. Darauf der andere ja da gebe ich dir recht.

Cool man,du hast es drauf

 

[gaussmath]

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Leute, es ist einfach so. Kerne am Start, dann so: YouTube

 

[Gast1748380205]

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Mit mehr Kernen bist Du King!

 

[DKK007]

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Dagen würde ich aber argumentieren, dass bei Rome 64core die Chiplets gleich groß wie bei Matisse sind, der IO die aber viel, viel größer.

Sie sollten auch gleich groß sein, da es die gleichen CPU-Chiplets sind.

Würde aber wohl wirklich darauf hindeuten, dass der I/O-Chip den L3 beinhaltet.

 

[gaussmath]

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Würde aber wohl wirklich darauf hindeuten, dass der I/O-Chip den L3 beinhaltet.

Muss im Grunde so sein. Wo bei Matisse die beiden Chiplets noch über den IF verbunden werden können, wird das bei Rome nicht bei allen Kombinationen gelingen.

 

[Gerry1984]

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Und was ist dann in den Core-Chiplets? Die währen sonst viel zu groß ohne L3-Cache.

 

[gaussmath]

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Die Chiplets werden mit großer Wahrscheinlichkeit auch L3 Cache enthalten. Wenn nur L3 auf den I/O-Dies wäre, hätte man Latenzen des Todes. Schneller L3 Cache ist einfach zu wichtig.

 

[Gerry1984]

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Ja und das wird der Großteil bis eher der gesamte L3-Cache sein. Der I/O-Chiplet von Matisse ist in 14nm etwa 120mm² groß, das entspricht ziemlich genau einem 14nm Zen1 Die mit ~210mm² abzüglich 90mm² für die Kerne und Cache. Der Rest was bleibt ist der Speichercontroller und der ganze I/O Kram. Es ist also eigentlich gar kein Platz mehr für Cache in dem I/O-Die. Und die neuen 7nm Achtkernchiplets sind kaum kleiner als die Chipfläche der acht Zen1 Kerne plus Cache. Also muss da irgendwas dazu gekommen sein.

Warum spekulieren hier aber immer alle ständig dass der L3 im I/O-Die sein muss?

Dass der I/O-Die von Rome sehr groß ist liegt daran das da auch sehr viel I/O ist, außerdem müssen ja die vielen Chiplets über den Die kommunizieren. Das braucht Platz, da muss nicht zwangsläufig noch Cache dabei sein. Wobei das bei Rome eher noch mehr Sinn machen würde alls bei Matisse.

Bei Matisse deutet einfach nichts darauf hin dass der L3 im I/O-Die sitzt.

 

[Gast1748380205]

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Extrem schwer zu sagen wie der Cache aufgebaut ist. Wir kennen das Matisse Sample mit 12 cores und 32MB, aber wir kennen auch das Rome Sample mit 64 Kernen und 256MB.

Guckt man sich die I/O Chiplets an dann liegt Matisse bei 120mm² und Rome bei 500mm², was mehr als Faktor 4 ist.

 

[Gerry1984]

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Gut möglich dass da bei Rome auch noch Cache im I/O sitzt, bei Matisse ist das aber unwahrscheinlich weil kaum Platz dafür da ist und auch unnötig. So wie es aussieht sind die beiden Core-Chiplets auch direkt miteinander verbunden, können also ohne den I/O-Die kommunizieren. Dann braucht man dort auch keinen Cache. Bei Rome scheinen auch immer zwei Chiplets verbunden zu sein, aber um mit den anderen zu kommunizieren muss das über den I/O gehen. Da könnte dann zusätzlicher Cache Sinn machen.

 

[gaussmath]

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Warum spekulieren hier aber immer alle ständig dass der L3 im I/O-Die sein muss?

Dass der I/O-Die von Rome sehr groß ist liegt daran das da auch sehr viel I/O ist, außerdem müssen ja die vielen Chiplets über den Die kommunizieren. Das braucht Platz, da muss nicht zwangsläufig noch Cache dabei sein. Wobei das bei Rome eher noch mehr Sinn machen würde alls bei Matisse.

Gute Frage. Schau dir die Skizze eines 14nm Zen Dies an, siehe Anhang. Der Die ist 213 mm² groß. Die beiden oberen Verbindungsknoten für externe IF Links (IFOP SerDes) kannst du schon mal streichen. Es bleiben noch PCIe, USB, mind. 1 IFOP SerDes, Southbridge und die beiden DDR4 PHY. Wie viel wird das in der Summe ausmachen? Maximal 1/3, wenn's hoch kommt. Das sind 70mm² für I/O Kram. Der I/O-Chip soll aber ca. 122mm² groß sein. Die Differenz ist einfach zu groß für Leerräume auf dem Die.

 

[FrozenPie]

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Gute Frage. Schau dir die Skizze eines 14nm Zen Dies an, siehe Anhang. Der Die ist 213 mm² groß. Die beiden oberen Verbindungsknoten für externe IF Links (IFOP SerDes) kannst du schon mal streichen. Es bleiben noch PCIe, USB, mind. 1 IFOP SerDes, Southbridge und die beiden DDR4 PHY. Wie viel wird das in der Summe ausmachen? Maximal 1/3, wenn's hoch kommt. Das sind 70mm² für I/O Kram. Der I/O-Chip soll aber ca. 122mm² groß sein. Die Differenz ist einfach zu groß für Leerräume auf dem Die.

Kommt jetzt halt nur darauf an, wie viel Fläche mehr oder weniger das überarbeitete IF (wobei man immer noch nicht weiß inwiefern das jetzt überarbeitet wurde mit Fokus auf Bandbreite, Latenz, Energieverbrauch und DIE-Footprint) verbraucht. Lass es mal pessimistisch gesehen 20-30mm² mehr sein und dann braucht PCIe4 wahrscheinlich ebenfalls noch etwas mehr DIE-Fläche als der alte PCIe3 Rootkomplex. Trotz allem sollte da noch etwas Platz für Cache sein, wenn auch nicht viel. Meine Hoffnung sind immer noch min. 32 hoffentlich eher 64 MB L4 Cache
Wer weiß, vielleicht lässt sich der gesamte I/O Kram ohne die CPU Komplexe zwischendrin auch wesentlich besser zusammen packen bzw. vielleicht können die High-Density Librarys so auch mal richtig arbeiten