AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

[RyzA]

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Nochmal zu dem Thema. Ich hatte ja bereits die Größe des I/O-Chips erwähnt. Locuza hat mal in irgendeinem Thread vorgerechnet, wie viel Fläche für I/O-Kram tatsächlich nötig wäre. Da bleibt noch verdammt viel Fläche übrig.

Vielleicht haben sie dann ja noch PLatz für L4?

 

[gaussmath]

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Vielleicht haben sie dann ja noch PLatz für L4?

Je nachdem, wie der Cache verwendet wird, ist es L3,5. Ich weiß nicht, ob man das Konzept dann noch in solche bekannten Stufen einteilen kann. Wir werden sehen. Es wird ein spannendes Jahr.

 

[Olstyle]

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Naheliegend wäre dass der IO-Cache mit (vielfachen des) Bustakt läuft. Interessant wird die Frage wie der gefüllt wird. Beim Broadwell ist der L4 ja reiner Victim Cache, also es wird nur behalten was gerade aus dem L3 geflogen ist. Für den IO Chip würde aber eher Prefetch Sinn ergeben.

 

[XXTREME]

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Cache Monster . Vermutlich werden dann aber auch die Preise anziehen . Bin wirklich gespannt auf RyZen 2.

 

[olletsag]

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Naheliegend wäre dass der IO-Cache mit (vielfachen des) Bustakt läuft. Interessant wird die Frage wie der gefüllt wird. Beim Broadwell ist der L4 ja reiner Victim Cache, also es wird nur behalten was gerade aus dem L3 geflogen ist. Für den IO Chip würde aber eher Prefetch Sinn ergeben.

Da hält sich AMD bisher sehr bedeckt, verständlicher Weise. Die Consumerversionen sollten aber auch von der gesteigerten IPC profitieren, der I/O könnte auch einen weiteren Cache beherbergen, der dann multiple Verhaltensvariationen, Effizienz oder auch Hochleistungszenarien zuließe. Alles in einem vereint. Wer AMD kennt weiss das sie eher die Wollmilchsau liefern die alles kann.

IPC Steigerungen werden wohl tatsächlich durch den neuen Prefechter, als weiterentwickelter Branch Predictor inklusive schnelleren Micro Op Cache begünstigt, plus dem Taktvorteil gegenüber Zen1 wird das schon etwas bringen. Zen2 ist gegen Spectre Seicherkanalzugriffe in Hardware immun. Wenns stimmt bringt er doppelt so breite FPUs mit, die gegenüber Intels 512bit mit höherem Takt laufen könnten.

 

[Killer-Instinct]

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Ein L3-Cache muss nicht zwingend mit der gleichen Taktrate laufen wie die Kerne auch wenn das wünschenswert ist.

Deswegen habe ich im nächten Satz geschrieben, dass man die minimale Cachegröße verbaut, die ausreicht.

Ein L3-Cache muss nicht zwingend mit der gleichen Taktrate laufen wie die Kerne auch wenn das wünschenswert ist.
Ein L3 im I/O-Die der in 14nm gefertigt wird kann durchaus nur mit 3 GHz laufen während die Chiplets in 7nm mit 4-5 GHz laufen.

Bei ungleichen Taktraten ( CPU taktet höher als Cache) braucht man mengenmässig mehr und breiteren Cache, um Piplined Burst Cache durchzuführen (Instruktionen werden gepuffert und auf einmal an CPU weitergegeben). Das kostet wiederum Chip - Fläche. In 14nm kostet das noch mehr Chipfläche, weil größere Strukturen. Aber wenn AMD den IF sowieso in 14nm bauen muss, dann können sie den Cache auf die bereits vorhandene Fläche bringen.
Aber nochmals zum Übertakter Szenario: Sollte CPU viel höher takten, als der Cache puffern kann, werden CPU - Zyklen ins leere laufen. Also muss man L3 ab einem gewissen Zeitpunkt mitübertakten =>je größerer der Cache, desto höher die Verlustleistung und die Temperatur des Chips.
Für die Single- Core Performance und die Übertaktbarkeit ist eigentlich L2- Cache viel wichtiger.

 

[DBGTKING]

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Ah ok L2 cache also,ich dachte der L1 cache sei der wichtigste.Weil der ja der schnellste cahce von allen ist.Wenn der schneller bzw größer ist und dann noch der L2 cache,dann muss ja der Prozessor abgehen.Das wird wohl den etwas schlechtere Latenz abfedern können.Dazu noch den höheren Takt,wolla,schon kann man besser mit intel ziehen als es im moment der Fall ist.

 

[RyzA]

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Wenn L1 und L2 Cache viel wichtiger sind, warum werden die dann nicht deutlich erhöht?

 

[DBGTKING]

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Weil L1 & l2 cache ziemlich teuer sind.Es kostet bei der Herstellung viel Geld.DIe Preise bei den CPus würden dann explodieren,wenn sie die auf das doppelte erhöhen würden.Mir ist das ja auch aufgefallen.Mein i7 6950x hat die selbe menge an cache wie der xeon e5 2699v4.

Darum legt diese CPu nur aufgrund der Mehrkerne auch zu,ansonsten würde er nämlich schlechter dastehen ,weil weniger Takt und so.

Ich finde es auch schade das cache nicht mehr wirklich erhöht wird.Es wächst einfach in der gleichen höhe mit,das war es.Damit jeder einzelne Kerne am ende immer gleich viel cache pro Kern zur verfügung hat.Und nicht aufeinmal wenniger als die mit weniger Kerner.

 

[gaussmath]

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Wenn L1 und L2 Cache viel wichtiger sind, warum werden die dann nicht deutlich erhöht?

Der L2 wird doch auch mit Zen 2 verdoppelt*?! Aber wie K-I schon schrieb, werden die Caches auch langsamer, je größer sie werden.

* Scheinbar nicht, wenn man auf die Spezifkationstabelle schaut.

Edit: Aber der µOP Cache scheint vergrößert worden zu sein. Immerhin. Hatte was im Hinterkopf, dass nichts mit dem L3 zu tun hatte...

 

[Killer-Instinct]

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Der L2 wird doch auch mit Zen 2 verdoppelt*?! Aber wie K-I schon schrieb, werden die Caches auch langsamer, je größer sie werden.

* Scheinbar nicht, wenn man auf die Spezifkationstabelle schaut.

Edit: Aber der µOP Cache scheint vergrößert worden zu sein. Immerhin. Hatte was im Hinterkopf, dass nichts mit dem L3 zu tun hatte...

L3:
Die Caches werden nicht langsamer. Ein Beispiel, CPU taktet 3 Mal schneller als der Cache (asynchron), der Cache muss zum Puffern 3 Mal größer ausfallen, damit der CPU keine missed Zyklen hat ( Pipline Burst Cache). Bei CPU- Takt = Cache-Takt => sehr kleiner Cache genügt(synchron). Bei 33% CPU-Übertaktung (asynchron) läuft der CPU dann 4 Mal schneller als der Cache(unübertaktet), der Cache kann aber nur 3 Instruktionen puffern, bei jedem 4-ten Zugriff besteht die Möglichkeit für den Griff ins Klo, also muss man auch den Cache übertakten. Der Cache an sich ist aber normalerweise viel größer als der CPU selbst auf dem Chip => viel Verlustleistung und Abwärme.
Meistens ist die Cache- Größe bei den kleinen CPUs viel zu groß und bei den Großen geradeso ausreichend, deswegen kann man die schwachen CPUs sehr gut übertakten.

 

[Incredible Alk]

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Aber nochmals zum Übertakter Szenario: Sollte CPU viel höher takten, als der Cache puffern kann, werden CPU - Zyklen ins leere laufen. Also muss man L3 ab einem gewissen Zeitpunkt mitübertakten =>je größerer der Cache, desto höher die Verlustleistung und die Temperatur des Chips.

Absolut.
Ich denke aber nicht, dass es (sollte es so kommen) die Cachetaktraten hier bedeutend niedriger ausfallen. 3 GHz ist schon ein sehr effizienter Taktbereich für den vergangenen 14nm-Prozess, 3,5 GHz geht auch noch ohne massiv ineffizient zu werden. Die 7nm-Chiplets werden in der Praxis auch nicht ständig Richtung 5 GHz und mehr takten - bei CPUs mit vielen Kernen wo die Größe/Performance des L3 immer wichtiger wird werden wir eher Taktraten um die 4 - 4,5 GHz sehen. Das ca. 1 GHz Unterschied zwischen Core und L3-Takt in dem Szenario sollte nicht so extrem bremsen. Vor allem dann nicht wenn die L1/2 Caches groß ausfallen und die Architektur gut mit dem Cache umgehen kann bzw. Cache-misses ("Griff-ins-Klo" ) usw. möglichst selten werden.

 

[Killer-Instinct]

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Absolut.
Ich denke aber nicht, dass es (sollte es so kommen) die Cachetaktraten hier bedeutend niedriger ausfallen. 3 GHz ist schon ein sehr effizienter Taktbereich für den vergangenen 14nm-Prozess, 3,5 GHz geht auch noch ohne massiv ineffizient zu werden. Die 7nm-Chiplets werden in der Praxis auch nicht ständig Richtung 5 GHz und mehr takten - bei CPUs mit vielen Kernen wo die Größe/Performance des L3 immer wichtiger wird werden wir eher Taktraten um die 4 - 4,5 GHz sehen. Das ca. 1 GHz Unterschied zwischen Core und L3-Takt in dem Szenario sollte nicht so extrem bremsen. Vor allem dann nicht wenn die L1/2 Caches groß ausfallen und die Architektur gut mit dem Cache umgehen kann bzw. Cache-misses ("Griff-ins-Klo" ) usw. möglichst selten werden.

Laiengerecht
Wo wird der Memory- Controller sein? Das ist aus den Skizzen nicht klar (auf dem IF oder CCX).

 

[Incredible Alk]

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Der Memory-Controller ist nach meinem jetzigen Stand im I/O-Die. Die Chiplets sind wirklich nur reine Cores+(untere)Caches und IF-Verbindung. Daher universal für Ryzen, Threadripper, Epyc.

 

[Killer-Instinct]

AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Der Memory-Controller ist nach meinem jetzigen Stand im I/O-Die. Die Chiplets sind wirklich nur reine Cores+(untere)Caches und IF-Verbindung.

Dann müssen sie L2-Cache überproportional vergrößern. L1 und L3 sind adequat.
edit: 512kb bei Zen+, also genauso viel wie in diesem Artikel. Das ist nicht gut.

 

[Incredible Alk]

AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Die genaue Zusammensetzung ist ja noch nicht geklärt.
Es ist durchaus möglich, dass die Chiplets L1, L2 und L3-Cache enthalten (davon gehe ich eigentlich fast aus, den L3 komplett nur übver de IF erreichbar zu machen wäre performancetechnsicher Selbstmord) - nur auf dem I/O zusätzlicher Cache ist ("L4"), einfach um die Größe zu rechtfertigen. Selbst für 14nm ist der I/O-Die auf den Bildern viel zu groß um nur die ganze Peripherie wie Memorycontroller, PCIE usw zu enthalten. Da MUSS einfach noch Cache drin sein oder man hat eine Fertigungsbibliothek gewählt die extrem verschwenderisch in der DieSize ist aber dafür extrem performant/effizient. Das glaube ich aber nicht es sei denn AMD will mit Gewalt hier x Channel mit sehr hochtaktendem DDR4 ab Werk unterstützen.

 

[seahawk]

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Wenn man sich das anschaut ist zu befürchten dass auch ein Datenaustausch zwischen Cores innerhalb eines Chiplets über den IO Chip laufen wird. Da ja der L2 ja als x-mal 512kb angegeben wird, dürfte er nicht shared sein. Und wenn das annimmt, dann ist Cinebench natürlich ein sehr günstiger Benchmark...

 

[Killer-Instinct]

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Die genaue Zusammensetzung ist ja noch nicht geklärt.
Es ist durchaus möglich, dass die Chiplets L1, L2 und L3-Cache enthalten (davon gehe ich eigentlich fast aus, den L3 komplett nur über de IF erreichbar zu machen wäre performancetechnsicher Selbstmord) - nur auf dem I/O zusätzlicher Cache ist ("L4"), einfach um die Größe zu rechtfertigen. Selbst für 14nm ist der I/O-Die auf den Bildern viel zu groß um nur die ganze Peripherie wie Memorycontroller, PCIE usw zu enthalten. Da MUSS einfach noch Cache drin sein oder man hat eine Fertigungsbibliothek gewählt die extrem verschwenderisch in der DieSize ist aber dafür extrem performant/effizient. Das glaube ich aber nicht es sei denn AMD will mit Gewalt hier x Channel mit sehr hochtaktendem DDR4 ab Werk unterstützen.

Dann würde Zen2 ausschließlich über IF(L4-Cache) mit anderen Kernen bei Multicore- Anwendungen kommunizieren, damit wäre sie theoretisch langsamer als Zen+ in dem Bereich wegen zusätzlicher Logik/ Verzögerung.

 

[Incredible Alk]

AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Wenn es keinen direkten IF zwischen den Chiplets gibt: Ja.

 

[Killer-Instinct]

AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Wenn es keinen direkten IF zwischen den Chiplets gibt: Ja.

Die 2xCCX in Zen+ brauchen die Hilfe von sehr schnellem RAM, um außerhalb von L3 mit dem anderen CCX zu kommunizieren. Cache auf dem IF wäre um ein vielfaches schneller als DDR4 Damit es aber klappt, müsste der Cache auf dem IF riesig sein. Es geht also doch. Das wäre dann die "Optimierung" ( einfach shitloads of Cache darauf werfen).