Der Zen-Architektur mangelt es nicht an den Instruktionen pro Zyklus, denn so groß ist die Differenz in der Single-Core-Performance zu den Intel-Prozessoren nicht. Der Zen-Architektur mangelt es an Optimierung seitens ihrer Infinity Fabric, Control Fabric und Data Fabric. Die Zen-Architektur ist viel zu abhängig von der DRAM-Performance. Die gewaltige Multithreading-Performance der Zen-Architektur ist ohne die Instruktionen pro Zyklus nicht zu erzielen und schaut man sich die Messungen zu den Instruktionen pro Zyklus an zwischen der Zen-Architektur und der Haswell-Architektur so herrscht Gleichstand. In der Produktivität begegnen sich AMD und Intel auf Augenhöhe. Die Gaming-Performance ist die einzige Schwachstelle von der Zen-Architektur, doch die gröbsten Rückstände sind durch die Optimierungen aufgeholt worden. Redstone 3 zeigt, dass die Gaming-Performance nochmals gesteigert werden konnte, das zum Guten für Skylake-X, Kaby Lake-X und Zen.
AMDs System On-Chip Interconnect (firmierend als Infinity Fabric; ehemals North Bridge Baseline) bildet bis zum F1-Stepping die Korrelation aus der Kommunikationsschnittstelle (Baudrate) und dem Speicherinterface (DRAM Bus). Seit dem F2-Stepping ist die Infinity Fabric eine Entkopplung zur Control Fabric und zur Data Fabric. Die Control Fabric darf als die ursprüngliche North Bridge Baseline betrachtet werden und die Data Fabric ist sozusagen der HyperTransport 4.0. Die Baudrate und der DRAM Bus sind seither zu einer eigenständigen Schnittstelle entkoppelt, es besteht keine Assimilation mehr, die Kohärenz besteht dennoch. Die Control Fabric ist eine Assimilation mit der Infinity Fabric, aus dieser Oszillation mit dem Ryzen Controller Hub ergibt sich der Referenztakt. Ganz richtig gehört! Die Baudrate gibt den Takt nicht mehr vor. Dies ermöglicht eine flexible Anbindung der Control Fabric in dem Ansprechverhalten an die Komponenten, durch derer variable Taktsignale möglich sind: Ich hatte vor einigen Monaten einen Artikel gelesen, in dem es laute, dass CrossFire künftig den Takt vorgeben kann, ohne dass die übrigen Komponenten davon beeinflusst sind und das gilt selbstverständlich auch umgekehrt seitens dem Hauptprozessor. Für den High Bandwidth Memory ist das definitiv eine Errungenschaft - zumindest in der Theorie. Der Speichertakt des Prozessors resultiert aus einer davon unabhängigen Schnittstelle, die erwähnte Data Fabric; - der Taktgeber ist der Hauptspeicher, dessen Taktsignal ohne einer im Zwischenschritt erfolgten Oszillation den Speichertakt des Prozessors ergibt. DAS IST DER GRUND, warum der Zen-Prozessor um so vieles mehr von dem Hauptspeicher bedingt ist. UND NEIN, das Dual-Rank ist dafür völlig unerheblich; - der Dual-Rank-UDIMM wird oftmals in zu niedrigem Taktsignal gewählt, doch das ist der Flaschenhals, weil davon einzig das Arbeitstempo des Arbeitsspeichers bedingt ist, die Cache-Performance des Prozessors hat damit nichts zu tun - sie erfordert das hohe Taktsignal. Deswegen profitieren die Games nicht von dem Dual-Rank, stattdessen von dem hohen Taktsignal. Also merken: Das DRAM-Taktsignal ist zugleich des Prozessors Speichertakt und dieser bestimmt die minimalen und die durchschnittlichen Bildraten!
Ergänzung: Was die Zen-Architektur umsetzt, das ist definitiv Neuland und darin sehe ich für die Zukunft das größere Potenzial. Wen Intel mit seinem Core to Core Communication Acceleration Framework (in ferner schon als Parallel Architectures and Compilation Techniques bekannt) erreichen will, firmierend als Core-to-Core Communication Paradigm (Mesh-of-Trees Interconnect), keine Ahnung, denn bis auf das Ansprechverhalten im Inneren des Prozessors bleibt alles beim Alten. Intel plant einen Hybriden aus Mesh-of-Trees Interconnect und Ring On-Chip Interconnect, diese Fusion soll als High-Performance Hierarchical Ring On-Chip Interconnect eingeführt werden.
