Ivy Bridge E: CPU-Flaggschiff mit bis zu 15 Kernen - weitere Details

[Rollora]

Da würde dann bei 30 Threads ca das halbe Bild auf einmal gerendert

Was der Grund ist, warum ich mir da gleich 2 davon kauf

 

[Klarostorix]

Naja, die News schaue ich mir in 5 Jahren nochmal an

 

[Supeq]

QuindeciCore oder wie nennen wir die Dinger ?

 

[Superwip]

Jedenfalls sehr interessant; fragt sich nur wie jetzt -E und -EX voneinander getrennt sind und ob wirklich für beide Produktlinien der Sockel 2011 zum Einsatz kommt den wir kennen.

In der gezeigten Grafik ist allerdings weder von der Zahl der Kerne noch vom Sockel die Rede- dafür wird bei der -EX Baureihe von 8-Sockel Systemen gesprochen (wenn ich 8S/8S+ richtig interpretiere). Das ist mit dem Sockel 2011 wie wir ihn kennen nicht möglich.

 

[ruyven_macaran]

QuindeciCore oder wie nennen wir die Dinger ?

Pentadeca sollte passen. Unterhalb von Fünf werden zwar gerne mal lateinische Zahlwörter verwendet, aber spätestens bei "sex" schwenkt die meisten auf altgriechisch um, wie es auch in den meisten Wissenschaften gängiger ist. (wenn auch nicht immer ganz konsequent - z.B. "Hexadezimal". Das müsste entweder Hexadekal oder Sededezimal heißen)

 

[Ultramarinrot]

QuindeciCore oder wie nennen wir die Dinger ?

Zusammengefasst auf jeden Fall unter dem Begriff ProtzEssor...


Edit: Ruyven hat Sex gesagt!

 

[shootme55]

30 Threads auf einmal??! Tja dann weis ich schon wann ich meinen Chef um nen neuen Rechenknecht anbettel! Meine Renderprogramme laufen nur auf x86 und ich hab nur einen Quadcore mit HT. Das rendern dauert jetzt noch ewig sag ich euch!
Würd freillig für eine zweite CPU auf die Grafikkarte verzichten, die braucht eh keiner!

 

[Skysnake]

Na das ist doch mal eine klare Bestätigung der z.T. jahre alten Gerüchte:
-E mit 6 Kernen
-EP mit 10 Kernen
-EX mit 15 Kernen (okay: Eigentlich wurden 16 erwartet)

Merkwürdig finde ich aber die Sache mit EX @2011. Zwar gibt bislang in der Tat keine Anzeichen für einen 1567 Nachfolger, aber das Intel die 8-Wege Systeme und insbesondere die voll-verknüpften 4-Wege Systeme aufgibt, hätte ich nicht erwartet. Mangelnde Konkurrenz durch AMD hin oder her - das bedeutet de facto eine Einstellung des Xeon-Segmentes, von dem eigentlich erwartet wurde, dass zu dessen gunsten Itanium eingestellt wird.

Ja, das hat mich auch sofort SEHR stutzig gemacht, da es eigentlich absolut nicht ins Bild passt, welches Intel bisher abgeliefert hat. Also genau wie du schon gesagt hast, Itanium stirbt langsam aus, bzw wird parallel entwickelt, aber die EX übernehmen immer mehr die Rolle einer echten Alternative zu Itanium. Die ganzen RAS-Features sprechen ja ihre eigene Sprache.

Wenn EX jetzt aber für S2011 kommt, dann wirds irgendwie ziemlich eng mit den >4S Systemen. Das kann man eigentlich kaum noch vernünftig realiseren, es sei denn Intel fängt wieder mal an zu tricksen, was ich ihnen zutraue.

Es wäre durchaus möglich, das man einige der PCI-E 3.0 I/O Pins für QPI missbraucht. Im Bereich der physikalischen Übertragung soll QPI ja praktisch identisch zu PCI-E sein. Wäre also durchaus im Bereich des Möglichen, auch wenn ich nicht so recht dran glauben kann

15 Kerne/ 30 Threads...das sieht im Taskmanager bestimmt Oberspitzenklasse aus...

Das ist doch nicht Gibt doch schon länger mit Westere-EX 80 Core und 160 Thread SMP Systeme. DAS ist nen geiler Taskmanager

Das hier ist die "kleine Version mit 40/80

Jedenfalls sehr interessant; fragt sich nur wie jetzt -E und -EX voneinander getrennt sind und ob wirklich für beide Produktlinien der Sockel 2011 zum Einsatz kommt den wir kennen.

In der gezeigten Grafik ist allerdings weder von der Zahl der Kerne noch vom Sockel die Rede- dafür wird bei der -EX Baureihe von 8-Sockel Systemen gesprochen (wenn ich 8S/8S+ richtig interpretiere). Das ist mit dem Sockel 2011 wie wir ihn kennen nicht möglich.

Ich kanns mir wie gesagt auch nicht so recht vorstellen.

Die 8S Systeme machen zwar nur <1% vom Markt aus, wenn ich mich richtig an Zahlen von Intel erinnere, aber man verdient trotzdem RICHTIG gutes Geld mit den Dingern, weil die Kunden eben auch bereit sind richtig tief in die Tasche zu greifen. Wenn man die 8Sockel Systeme aufgibt, würde man praktisch IBM das Feld komplett kampflos übergeben. Gut, Intel hat da eh teils einen sehr schweren Stand, aber dennoch können die ihren Systeme noch an den Mann bringen.

Die Anzahl hops will man sich mit nem Standard S2011 auf jeden Fall nicht vorstellen bei einem 8S System

 

[Superwip]

wäre durchaus möglich, das man einige der PCI-E 3.0 I/O Pins für QPI missbraucht. Im Bereich der physikalischen Übertragung soll QPI ja praktisch identisch zu PCI-E sein. Wäre also durchaus im Bereich des Möglichen, auch wenn ich nicht so recht dran glauben kann

Nochmal: Nein, QPI ist -im Gegensatz zu DMI und UMI- kein PCIe Derivat.

Ein QPI Link nutzt 20 Parallele Leitungspaare mit 2,4GHz oder 3,2GHz und überträgt Daten im DDR Verfahren. Ein Datenpaket besteht aus 20 Bit wobei 16Bit Nutzdaten und die restlichen 4Bit Overhead sind. Weiters gibt es noch ein Taktsignal. Die QPI ist unidirektional, für Bidirektionale Übertragung werden zwei Links unabhängig voneinander genutzt, die beiden Richtungen müssen nicht synchron getaktet sein; das Taktsignal wird vom Transmitter vorgegeben. Auf Layer 2 werden Datenpakete von 80 Bit Größe mit 64 Bit Nutzdaten und 16 Bit Prüfsumme genutzt. Eine interressante Eigenschaft der QPI ist das sie im Fehlerfall automatisch (vorrübergehend) auf 10 oder 5 Leiterbahnen "herunterschalten" kann.

PCIe nutzt 2 Leitungspaare (jeweils eines für Senden und Empfangen) pro Lane mit 1,25, 2,5 oder 4GHz und ebenfalls DDR. Es gibt ein Taktsignal für alle Lanes, das für beide Richtungen gilt und vom PCIe Controller (CPU/Chipsatz) vorgegeben wird. Ein Datenpaket besteht entweder aus 10 Bit mit 8 Bit Nutzdaten oder aus 130Bit mit 128Bit Nutzdaten. Fehlerkorrektur erfolgt im Rahmen der sogenannten Transaction Layer Packets auf einer höheren Ebene.

Die QPI unterscheidet sich offensichtlich stark von PCIe (wenn auch nicht so stark wie der HT-Link)

Man könnte vielleicht *irgendwie* 20 (!) PCIe 3.0 Lanes zumindest Mainboardseitig zur QPI Übertragung umwidmen aber CPU seitig wäre da doch eine andere Vorgehensweise nötig, um eigene Chips würde man kaum herumkommen.

-> Wenn Ivy Bridge-EX 8-Sockel tauglich wird dann kommt er entweder nicht für LGA 2011 oder für einen stark abgewandelten, inkompatiblen LGA 2011, der dafür erheblich weniger PCIe Lanes hat.

Wenn man die 8Sockel Systeme aufgibt, würde man praktisch IBM das Feld komplett kampflos übergeben. Gut, Intel hat da eh teils einen sehr schweren Stand, aber dennoch können die ihren Systeme noch an den Mann bringen.

Na ja... Fujitsu kann es auch- bei den neuen SPARC64 X, die mit 5 richtig dicken Interconnects pro CPU laut Hersteller für 64-Sockelsysteme geeignet sind...

Fujitsu spart dabei übrigens auch beim PCIe: jeder der CPUs hat nur 16 3.0 Lanes.

 

[Skysnake]

Hast du das "physikalisch" überlesen? Alles was du genannt hast ist die Protokollebene, also 1 bis 2 Stufen drüber. Das lässt sich auf elektrische Ebene schon so umbiegen, dass das gehen würde, ich kanns mir nur schwer vorstellen, das man das wirklich macht.

QPI und PCI-E sind beides Übertragungstechniken per Differenziellen Leitungspaaren. Und beide sind apriori NICHT Dublexfähig... Du kannst bei beiden Techniken nur Daten in eine Richtung schicken, und löst es damit, das du eben für hin und rückrichtung einzelne Leitungspaare nutzt. Bei PCI-E hast du 1x, 4x, 8x, 16x und 32x. Bei QPI 20x PCI-E ist auf 4x Splittung ausgelegt. Daher kannst du "einfach" fünf 4er Blöcke zusammenfassen, und du hast auf elektrischer Ebene eigentlich alle Eigenschaften, die du brauchst. Du musst halt "nur" die Ansteuerungslogik im Chip entsprechend anpassen, aber die elektrische (physikalische) Anbindung bzgl Sockel und MB macht eigentlich keinen Unterschied. Die Leiterbahnen und LGAs sehen ja nicht, was da gerade über sie Versucht Signale zu senden.

Ansonsten, bzfl SPARC64:
Naja, 5 ist nochmal was anderes als die 3 oder nur 2 bei SB-EP, oder gar den einzelnen QPI-Link bei SB-E. Daher ist das absolut kein Argument Wenn du ne 64S Maschine willst, gibt es halt 1. nicht viel Auswahl, und zweitens bieten die anderen auch nicht mehr, oder sogar weniger. Selbst Westemere EX hat nur 4 QPI-Links, wobei einer für I/O abfällt. Du hast also sogar nur 3 QPI-Links für den Interconnect, und genau DA könnte eventuell auch der knackpunkt liegen, warum es eventuell doch geht, wie ich gerade feststellen musste.

Westmere-EX hat kein DMI, sondern nur QPI. Deswegen fällt ein Link aber für I/O weg, womit man nur noch 3 Links, wie schon gesagt, für den Interconnect hat. Das ist aber genau die Anzahl die auch S2011 mit dem SB-EP zur Verfügung stellt. Dann müsste man aber mittels DMI den I/O weiterhin bereitstellen können. Aktuell ist das ja wohl so, das man nur eine CPU an den Chipsatz per DMI anbindet, und den Rest nicht... Das war halt günstig/billig zu machen, da man einfach den Chipsatz für die Single-Sockel Maschinen nutzen konnte.

Mit SB-EX müsste man dann einen Chipsatz bringen, der mehrere DMI Anbindungen verarbeiten kann. Oder man wertet das DMI Interface zu einem QPI Interface auf (wieviele differenzielle Leitungspaare hat denn DMI?). Ich tendiere aber eher zum Aufwerten des Chipsatzes.

 

[Superwip]

Hast du das "physikalisch" überlesen? Alles was du genannt hast ist die Protokollebene, also 1 bis 2 Stufen drüber. Das lässt sich auf elektrische Ebene schon so umbiegen, dass das gehen würde, ich kanns mir nur schwer vorstellen, das man das wirklich macht.

Jedenfalls müsste man inkompatible Mainboards bauen. Ein Mainboard das wahlweise Ivy Bridge/Sandy Bridge-E mit 1/2 QPIs und 40 PCIe Lanes oder 3 QPIs und 16 PCIe Lanes bietet halte ich für fast undenkbar.

Naja, 5 ist nochmal was anderes als die 3 oder nur 2 bei SB-EP, oder gar den einzelnen QPI-Link bei SB-E. Daher ist das absolut kein Argument Wenn du ne 64S Maschine willst, gibt es halt 1. nicht viel Auswahl, und zweitens bieten die anderen auch nicht mehr, oder sogar weniger. Selbst Westemere EX hat nur 4 QPI-Links, wobei einer für I/O abfällt. Du hast also sogar nur 3 QPI-Links für den Interconnect, und genau DA könnte eventuell auch der knackpunkt liegen, warum es eventuell doch geht, wie ich gerade feststellen musste.

Westmere-EX hat kein DMI, sondern nur QPI. Deswegen fällt ein Link aber für I/O weg, womit man nur noch 3 Links, wie schon gesagt, für den Interconnect hat. Das ist aber genau die Anzahl die auch S2011 mit dem SB-EP zur Verfügung stellt. Dann müsste man aber mittels DMI den I/O weiterhin bereitstellen können. Aktuell ist das ja wohl so, das man nur eine CPU an den Chipsatz per DMI anbindet, und den Rest nicht... Das war halt günstig/billig zu machen, da man einfach den Chipsatz für die Single-Sockel Maschinen nutzen konnte.

Mit SB-EX müsste man dann einen Chipsatz bringen, der mehrere DMI Anbindungen verarbeiten kann. Oder man wertet das DMI Interface zu einem QPI Interface auf (wieviele differenzielle Leitungspaare hat denn DMI?). Ich tendiere aber eher zum Aufwerten des Chipsatzes.

Mit Sandy Bridge-E/ Sockel 2011 sind 0, 1 oder 2 QPIs möglich- nicht 3. Mit Sandy Bridge-EN auf Sockel 1356 ist sogar nur 1x QPI möglich.

Und muss denn jeder einzelne CPU direkt an den Chipsatz angebunden sein? Bei Sandy Bridge-E ist das auch nicht der Fall...

 

[Skysnake]

Ich bezog mich hierbei hierauf: Sandy Bridge-E - Wikipedia, the free encyclopedia

Da ist auch von 3 QPI-Ports die Rede. Das scheint aber falsch zu sein, oder zumindest gibt es aktuell nur solche mit 2 QPI-Ports. Müsste man nochmal in das Whitepaper von Intel rein schauen, sofern die das öffentlich zugänglich haben.

Ansonsten zu deiner Frage mit der Anbindung vom Chipsatz. Bei Westmere-EX war es ja noch so, dass der Chipsatz PCI-E bereitgestellt hat. Das fällt nun weg. Man braucht die Chipsatzanbindung aber noch immer für den restlichen I/O, und das ist wichtig bei solchen Maschinen. Man nutzt 8S Systeme nicht aus Spaß, sondern weil man sehr große Shared Memory Systeme braucht, oder eben extrem I/O Intensive große Tasks hat. Und genau da kommen wir eben in die Sackgasse mit dem Chipsatz bei SB. Wenn man die Platten nicht per PCI-E Anbindet, was dann aber wiederum bedeutet, dass JEDE CPU ihre eigenen Platten hat, was dann auch kein Unterschied zu "jede CPU hat ihren eigenen Chipsatz macht", wirds halt problematisch. Man will ja durchaus, dass der I/O so flexibel wie möglich erfolgen kann, um die QPI-Ports nicht unnötig mit schlichtem I/O Traffic zu verstopfen...

Also kurz um, ja man will möglichst einen zentralen Chipsatz für I/O haben, geht da dann aber auch wieder Kompromisse ein.

Wie gesagt, die Systeme sind für sehr sehr große Probleme gedacht, die extrem I/O Intensiv sind. Man stellt ja Westmere-EX teilweise gegen Itanium und auch die Z-Maschine von IBM, aber auch SPARC. Da kann man nicht auf massiven I/O verzichten, ansonsten kann man auch gleich nen Cluster nehmen, der zich mal billiger ist....

 

[ruyven_macaran]

Es wäre durchaus möglich, das man einige der PCI-E 3.0 I/O Pins für QPI missbraucht. Im Bereich der physikalischen Übertragung soll QPI ja praktisch identisch zu PCI-E sein. Wäre also durchaus im Bereich des Möglichen, auch wenn ich nicht so recht dran glauben kann

Man kann alle Pins für alles missbrauchen und die Datenpins werden auch im fraglichen Spannungsbereich liegen, um ganz schlimme Folgen bei Fehleinsetzung zu verhindern. Aber Intel hat in der Vergangenheit schon dann einen mechanisch inkompatiblen Sockel eingeführt, wenn eine CPU in bisherigen Boards einen Teil ihrer Stromsparmöglichkeiten oder eine Displayansteuerung zu wenig hätte nutzen können. Dass die einen QPI-Controller an PCIe-Pins hängen, wage ich sehr stark zu bezweifeln.
Sollten sie tatsächlich 8way auf So2011 realisieren wollen, dann würde ich auf eine PCIe-basierte Verbindung tippen. Entweder mit einem zwischengeschalteten Chip oder, wahrscheinlicher, mit modifizierten Controllern die auch ohne Root/Client-Schema eine Verbindung herstellen können (und ggf. gleich noch ein paar Latenzen streichen, schließlich muss bei einer Intel-Intel-Verbindung nicht jede Enventualität berücksichtigt werden)
Derartige CPUs könnten dann wahlweise als z.B. 2 QPI / 2 PEG / 1x8 arbeiten oder 2 QPI + 2x16interconnect / 1x8. Bislang ist es ja auch nicht gerade üblich, viele CPUs UND viele GPUs zu verbauen, d.h. freie PCIe-Lanes brauchen 8way taugliche CPUs nur verringertem Maße.

Die Anzahl hops will man sich mit nem Standard S2011 auf jeden Fall nicht vorstellen bei einem 8S System

Im Vergleich zu So1567 ist ja schon 4way ein Rückschritt...

Westmere-EX hat kein DMI, sondern nur QPI. Deswegen fällt ein Link aber für I/O weg, womit man nur noch 3 Links, wie schon gesagt, für den Interconnect hat. Das ist aber genau die Anzahl die auch S2011 mit dem SB-EP zur Verfügung stellt.

SB-EP hat 2 QPIs, zudem weisen die So1567 Chipsätze ihrerseits zwei Stück auf. In einem 8way System ergeben sich so zwar keine direkteren Verbindungen, aber wenn du es geschickt verschaltest hast du bei 2-Hop-Verbindungen eine Alternativroute über den Chipsatz zur Auswahl, was Bandbreitenengpässe kompensieren könnte. Mit SB-EP alles nicht möglich.

Dann müsste man aber mittels DMI den I/O weiterhin bereitstellen können. Aktuell ist das ja wohl so, das man nur eine CPU an den Chipsatz per DMI anbindet, und den Rest nicht... Das war halt günstig/billig zu machen, da man einfach den Chipsatz für die Single-Sockel Maschinen nutzen konnte.

Ich weiß nicht, was draus geworden ist - aber eigentlich sollten die SB-E? Chipsätze eine zweite CPU über "PCIe x4" kontaktieren können, um den Laufwerkszugriff zu beschleunigen. Das würde ich mal mit 95% Sicherheit als Dual-DMI-Fähigkeit einstufen. Und da DMI, bis auf ein paar zusätzliche Ansteuerungsdaten eine PCIe-Verbindung ist (auf Controllerebene also 100% PCIe), würde ich selbst eine dreifach-Verbindung für möglich halten, wenn man keine weiteren PCIe-Lanes im System braucht. (und wenn man PCIe-Lanes brauchen sollte, wäre es wiederum irrational, welche für zusätzliche Chipsätze zu opfern)

 

[Skysnake]

Ich weiß nicht, was draus geworden ist - aber eigentlich sollten die SB-E? Chipsätze eine zweite CPU über "PCIe x4" kontaktieren können, um den Laufwerkszugriff zu beschleunigen. Das würde ich mal mit 95% Sicherheit als Dual-DMI-Fähigkeit einstufen. Und da DMI, bis auf ein paar zusätzliche Ansteuerungsdaten eine PCIe-Verbindung ist (auf Controllerebene also 100% PCIe), würde ich selbst eine dreifach-Verbindung für möglich halten, wenn man keine weiteren PCIe-Lanes im System braucht. (und wenn man PCIe-Lanes brauchen sollte, wäre es wiederum irrational, welche für zusätzliche Chipsätze zu opfern)

Betonung liegt auf SOLLTE...

Bei SB-E SOLLTE so einiges machbar sein/gehen, die Realität sieht bei den Multisockel-Systemen aber ein bischen anders aus...

Ich geh jetzt da nicht ins Detail, da 99,99999% der Nutzer eh nie davon etas mitbekommen werden, aber es gibt einige Einschränkungen an diversen Stellen... Mehr kann ich dazu aber nicht sagen.