AMDs Ryzen 7 5700G ... - Das sagen die PCGH-Redakteure dazu

Nimmt man den XYZ als Referenz für CPU Aufgaben und GPU Aufgaben, im Vergleich zum 5700G
Du kannst das auch gerne mit einem Taschenrechner vergleichen. Mich interessieren solche Vergleiche im Grunde gar nicht. Der Punkt ist (für mich), dass AMD ein monolithisches Design dermaßen vermasselt, dass Speicherlatenzen wie bei einem Chiplet Desgin dabei rauskommen. Das ist einfach enttäuschend.
 
Du kannst das auch gerne mit einem Taschenrechner vergleichen. Mich interessieren solche Vergleiche im Grunde gar nicht. Der Punkt ist (für mich), dass AMD ein monolithisches Design dermaßen vermasselt, dass Speicherlatenzen wie bei einem Chiplet Desgin dabei rauskommen. Das ist einfach enttäuschend.
Begreifst du es nicht?
Das monolithische Design bei AMD hat andere Aufgaben, es ist für den Notebook Einsatz und nicht den Desktop Einsatz optimiert!
Ist das so schwer zu begreifen?
Man sieht bei der 5000er APU Serie deutlich den Effizienzzuwachs im Leerlauf und die gesammte Tigerlake Riege, wird bei der Akkulaufzeit bei gleicher oder Mehrleistung abgehängt. Spieleperformance und Latenzen interessieren AMD bei diesem Design wenig bis überhaupt nicht, dazu sind die Chiplet Desktop CPUs da.
 
@gaussmath Dein Denkfehler ist anzunehmen dass das ein Monolithisches Design ist.
Das Design ist quasi das Selbe wie das für die Chiplet Varianten. "Nur" die Fertigung ist monolithisch. Es geht immer noch alles über die IF. Also nicht vergleichbar mit z.B. Intels zwei Größenversionen Ringbus vs. Mesh.
 
Das monolithische Design bei AMD hat andere Aufgaben, es ist für den Notebook Einsatz und nicht den Desktop Einsatz optimiert!
Ist das so schwer zu begreifen?
Ja, das ist schwer zu begreifen. Warum haben dann mobile Chips von Intel gute Latenzen? Inwiefern sollen schlechte Latenzen zuträglich für ein mobiles Design sein?

Das Design ist quasi das Selbe wie das für die Chiplet Varianten. "Nur" die Fertigung ist monolithisch. Es geht immer noch alles über die IF. Also nicht vergleichbar mit z.B. Intels zwei Größenversionen Ringbus vs. Mesh.
Dein Denkfehler ist, dass du denkst, es gibt nur einen IF. Erstens ist es ein On-Die IF und zweitens mit kurzen Wegen. IF an sich beschreibt darüberhinaus noch nicht den Typ der Verbindung. "Der IF" kann auch theoretisch ein Ringbus sein.
 
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@gaussmath Dein Denkfehler ist anzunehmen dass das ein Monolithisches Design ist.
Das Design ist quasi das Selbe wie das für die Chiplet Varianten. "Nur" die Fertigung ist monolithisch. Es geht immer noch alles über die IF. Also nicht vergleichbar mit z.B. Intels zwei Größenversionen Ringbus vs. Mesh.
Nein!
Der I/O ist mit in das CCD integriert.
Ja, das ist schwer zu begreifen. Warum haben dann mobile Chips von Intel gute Latenzen? Inwiefern sollen schlechte Latenzen zuträglich für ein mobiles Design sein?
Weil da Gaming überhaupt nicht im Vordergrund steht, sondern Anwendungsleistung, Verbrauch und Strom sparen und man ist überall besser oder auf Augenhöhe mit Tiger Lake, auch bei Gaming mit zusätzlichen Grafikkarten im Notebook.
Du solltest langsam begreifen das AMD und Intel verschiedene Firmen mit verschiedenen CPU Designs sind.
 
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Weil da Gaming überhaupt nicht im Vordergrund steht, sonder Anwendungsleistung, Verbrauch und Strom pparen und man ist überall besser oder auf Augenhöhe mit Tiger Lake, auch bei Gaming mit zusätzlichen Grafikkarte im Notebook.
Es kann tatsächlich sein, dass die Anbindungen über den IF (Uncore <-> IMC z.B.) bei Cezanne auf Stromsparen optimiert sind.
 
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Nein!
Der I/O ist mit in das CCD integriert.
Woher nimmst du die Info? Selbst bei Ian finde ich gerade nichts dazu.
Auf dem selben Silizium natürlich, aber ohne IF angebunden lese ich bei dir zum ersten Mal.
Dein Denkfehler ist, dass du denkst, es gibt nur einen IF. Erstens ist es ein On-Die IF und zweitens mit kurzen Wegen. IF an sich beschreibt noch nicht den Typ der Verbindung. "Der IF" kann auch theoretisch ein Ringbus sein.
"Kann", ja. Alles was ich bis jetzt gesehen/gelesen habe sieht aber wie selbe Topologie mit dem selben Schwächen bei weniger Betriebsspannung weil On-Die aus.
 
Zum IF: Bisherige Zen-APUs hatten weiterhin ein Fabric zwischen CCX und Uncore-Bereich, konnten das aber höher takten, weil es nur On-Chip verlief. Wenn ich es (Mainboard-Fachred redet von CPUs...) richtig im Hinterkopf habe, müsste die CCX-IMC-Verbindung bei Renoir auf dem Niveau der CCX-CCX-Verbindung bei einem Single-CCD-Matisse gewesen sein. Also weit schneller als CCX-IMC bei Matisse, aber immer noch ein gutes Stück umständlicher als mit Intels Ringbus.

Schau dir die Speicherlatenz an. Das ist verglichen mit dem 11900K (~48ns) ein Trauerspiel. Die Write-Bandbreite spielt übrigens in der Praxis zumindest beim Gaming keine Rolle, da z.B. Assets nicht erzeugt, sondern gelesen werden.

Soweit, so bekannt: Einen Speichercontroller mit Umweg über IF anzubinden ist langsamer, als ihn direkt an einen Ring-Bus zu hängen. Aber was hat dich daran jetzt so überrascht, dass du diese zwei Jahre alte Erkenntnis hier noch einmal so breit treten willst? Das Endergebnis ist ja trotz dieser Schwäche/dank anderer Stärken eine durchaus gute CPU.

Zu den Caches noch als Anmerkung: Wenn ich mich richtig erinnere, greift AMDs Speichersystem gleichberechtigt auf andere CCX und auf den RAM-Controller zurück, wenn im eigenen Cache nichts gefunden wird. Das ist rein von der Logik her auch schon alleine deswegen notwendig, weil ein Kern im Nachbar-CCX gerade einen noch nicht ausgeführten Write auf den Speicherbereich veranlasst haben könnte. Auch bei einem 3800X sollte ein einsamer Thread also Daten aus 32 MiB Cache erhalten, auch wenn 16 MiB davon ein Stück langsamer sind. In der Praxis spielt das ohnehin keine Rolle, denn zwei bis vier Threads liefert mittlerweile jede leistungshungrige Anwendung (und erst recht von Dave ausgewählte Spiele), sodass auch bei Zen 2 der gesamte Cache genutzt werden kann. Die große Stärke von Zen 3 dem gegenüber ist die schnellere Synchronisation zwischen mehr als vier Kernen, aber bei Cezanne steht dem halt ein häufigerer Zugriff auf den RAM gegenüber.


Ja, wenn AMD das sagt... :ugly: Aber deswegen pocht Don auch so drauf. Jetzt wird mir einiges klar. Wenn AMD das sagt, hat das juristische Gültigkeit mit moralischem Gütesiegel.

Wie heißt es so schön: Man kann alles vergleichen, auch Äpfel und Birnen. Man muss dann nur mit dem entsprechenden Ergebnis rechnen. Wenn AMD den 5700G gegen den 11700_ stellt, dann lautet (m)ein Fazit halt: "CPU zu teuer für die gebotene Leistung, GPU immer noch (viel) zu schwach für Gaming mit Prozessoren dieser Preisklasse => schlechtere Wahl." Aber durchführen kann man den Vergleich erstmal. Der 11700K wäre auch deutlich schwieriger zu greifen, weil er dauerhaft 37 W = 42 Prozent mehr Strom verbrauchen darf als der 5700G, während der mit +35 Prozent zumindest etwas näher am 11700_ im Dauerbetrieb ist, vor allem aber bei nicht-synthetischen, wechselnden Lasten sogar stärker limitiert wird als die Intel-Konkurrenz und daher beim Verbrauch insgesamt noch näher an Intel rankommt. Und in Szenarien, in denen er seine TDP voll via CPU ausschöpfen kann, müsste er ohnehin schneller, insgesamt also sogar effizienter sein. Das Wort mit dem 11700K in einem Satz zu verwenden, ohne ein "nicht" einzubauen, ist dagegen eher schwer. :-)
 
Soweit, so bekannt: Einen Speichercontroller mit Umweg über IF anzubinden ist langsamer, als ihn direkt an einen Ring-Bus zu hängen.
Einspruch Euer Ehren. Warum sollte das so sein? Theoretisch kann der IMC doch sehr performant über eine IF Anbindung an die Cache-Slice-Topologie angebunden sein. Warum muss das ein Ringbus sein? Die Cache-Slice-Topologie bei Zen 3 ist doch auch recht fix über 8 Slices hinweg.

Aber was hat dich daran jetzt so überrascht, dass du diese zwei Jahre alte Erkenntnis hier noch einmal so breit treten willst? Das Endergebnis ist ja trotz dieser Schwäche/dank anderer Stärken eine durchaus gute CPU.
Die Hoffnung keimte in mir, dass AMD das anpackt und verbessert. Wie sexy wäre das, so einen 5700G mit 4600MT/s betreiben zu können und Latenzen im Bereich von 36ns zu haben. Das wäre ein Gaming King.
Zu den Caches noch als Anmerkung: Wenn ich mich richtig erinnere, greift AMDs Speichersystem gleichberechtigt auf andere CCX und auf den RAM-Controller zurück, wenn im eigenen Cache nichts gefunden wird. Das ist rein von der Logik her auch schon alleine deswegen notwendig, weil ein Kern im Nachbar-CCX gerade einen noch nicht ausgeführten Write auf den Speicherbereich veranlasst haben könnte. Auch bei einem 3800X sollte ein einsamer Thread also Daten aus 32 MiB Cache erhalten, auch wenn 16 MiB davon ein Stück langsamer sind.
Mein Kenntnisstand ist, dass der Remote Cache nicht teil der Cachehierarchie ist. Das wäre auch ziemlich langsam. Im Rahmen der Intercore-Kommunikation werden Daten indes inter-CCX/CCD ausgetauscht.


Also @PCGH_Dave, meine Gebete wurden nicht erhört... :D
 
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Also @PCGH_Dave, meine Gebete wurden nicht erhört... :D
Deine vielleicht nicht, aber die meisten anderen haben genau auf sowas gewartet:

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Bei Intel sind laut dem Preisvergleich aktuell nur 11400F und 10400F spannend, der Rest ist mit AMD-CPUs gefüllt. Ich weiß, dass das nicht repräsentativ ist, aber es zeigt durchaus das aktuelle Interesse an den 5000er-APUs.

Die Hoffnung keimte in mir, dass AMD das anpackt und verbessert. Wie sexy wäre das, so einen 5700G mit 4600MT/s betreiben zu können und Latenzen im Bereich von 36ns zu haben. Das wäre ein Gaming King.
Ein 5700G war niemals dazu gedacht, ein "Gaming King" zu sein. Letzteres ist für mich auch nicht die schnellste CPU, sondern die für den jeweiligen Preis passende und effiziente Auswahl für ein bestimmtes Anwendungsgebiet. Niemand braucht einen Ryzen 9 5950X, der in Doom Eternal über 500 Fps berechnet, wenn man mit V-Sync in UHD bei 60 Hz spielt, dann genügt nämlich schon ein Core i7-2600K.

Aber wenn du so heiß darauf bist, die APU völlig ineffizient außerhalb ihres Bereichs zu testen (und zu bewerten), warum nimmst du dir nicht eine Stickstoffkühlung daher und reißt das Teil auf 5,5 oder 6 GHz hoch, Speicher inklusive? Der 5300G hat sich ja auch bereits sehr taktfreudig gezeigt. Ist dann ja egal, wenn der 400 Watt oder mehr rausballert, Hauptsache 2 ns schneller beim Speicher :ugly:

Ps.: Ein Ryzen 9 5950X hat eine Speicherlatenz von über 65 ns und ist trotzdem der "Gaming King" ;-)
 
Einspruch Euer Ehren. Warum sollte das so sein? Theoretisch kann der IMC doch sehr performant über eine IF Anbindung an die Cache-Slice-Topologie angebunden sein. Warum muss das ein Ringbus sein? Die Cache-Slice-Topologie bei Zen 3 ist doch auch recht fix über 8 Slices hinweg.

Selbst im einfachsten Fall ist es schon mal eine zusätzliche Verbindungsebene, zudem mit eigener Taktdomain. Allein die Datenübergabe aus in der internen Topologie ins IF und wieder raus bringt Latenzen. Soweit ich es überblicke, ist IF aber sogar als eine Zusammenschaltung von Punkt-zu-Punkt-Verbindungen aufgebaut, dass heißt innerhalb der Controller muss es eine weitere Verwaltungs-Zwischenstufe geben, die Paket-Header auswertet und die Daten (bei Matisse) in die richtige Richtung schickt. Der Ringbus dagegen hat einfach nur zwei Richtungen und welche die kürzere ist, ergibt sich direkt aus der Nummer der Zieladresse auf dem Bus. Als dritte Bremse/Zwischenstufe kommt beim IF meinem Wissen nach auch noch eine Fehlerkorrektur hinzu, wie sie beim Einsatz als externe Schnittstelle über längere Entfernungen nun einmal nötig ist, was auch bedeuten könnte, dass Paketteile sequentiell übertragen werden. Genaue Informationen hierzu konnte ich auf die Schnelle nicht finden, aber gegenüber einem parallelen Bus bringt das schon wieder weitere Wartezeiten, bis das ganze Paket eingetroffen ist.
 
Ein 5700G war niemals dazu gedacht, ein "Gaming King" zu sein.
Ich fühle mich von dir komplett missverstanden. Mein Punkt war die ganze Zeit, dass Cezanne trotz eines monolithischen Designs so schlechte Speicherlatenzen aufweist. Warum ist das so? Jetzt kann man sagen, hat AMD halt so vorgesehen. Tolle Logik. :D Also ist der hohe Stromverbrauch von Rocket Lake dann auch vorgesehen?

Da kann man auch fragen, warum hat AMD das nicht optimiert? Warum wird immer noch die olle Vega Arch verwendet? Warum kann die iGPU kein AV1 Encoding? Warum kann die CPU kein PCIe Gen 4? Ist halt so. Braucht man ja alles nicht. Ist ja eigentlich auch keine Desktop CPU. :ugly:

Die Chance die Cezanne hätte sein können: Ein Gaming King mit richtig Wums beim RAM OC und extrem guten Speicherlatenzen. Das was Vermeer nicht kann wegen des Chiplet Designs.
Was Cezanne in der Realtität ist: Eine teure APU mit guter Anwendungsleistung, aber mittelmäßiger Gamingleistung und guter Effizienz, dessen iGPU zu wenig zum leben und zu viel zum sterben ist. Für viele mag das super sein, für mich nicht.
 
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Cézanne konnte das von dir Erwartete nie sein weil das ein Vielfaches an Entwicklungsaufwand bedeutet hätte. Und es hat auch nie jemand behauptet dass es so wird.
-> Deine Erwartungen an die RAM-Anbindung sind vollkommen aus der Luft gegriffen.


Bei AV1 gehe ich aber mit, das wäre für das geplante Produkt wirklich passend gewesen.
 
Selbst im einfachsten Fall ist es schon mal eine zusätzliche Verbindungsebene, zudem mit eigener Taktdomain.
Der Ringbus in Intel CPUs hat doch auch eine eigene Taktdomain. Das mit der zusätzlichen Verbindungsebene verstehe ich nicht.
Allein die Datenübergabe aus in der internen Topologie ins IF und wieder raus bringt Latenzen.
Die Daten müssen doch auch vom Cache-Slice in den Ringbus.
Soweit ich es überblicke, ist IF aber sogar als eine Zusammenschaltung von Punkt-zu-Punkt-Verbindungen aufgebaut, dass heißt innerhalb der Controller muss es eine weitere Verwaltungs-Zwischenstufe geben, die Paket-Header auswertet und die Daten (bei Matisse) in die richtige Richtung schickt.
IF alleine sagt noch nichts über den Verbindungstyp aus. Das kann sonst was sein.
Der Ringbus dagegen hat einfach nur zwei Richtungen und welche die kürzere ist, ergibt sich direkt aus der Nummer der Zieladresse auf dem Bus. Als dritte Bremse/Zwischenstufe kommt beim IF meinem Wissen nach auch noch eine Fehlerkorrektur hinzu, wie sie beim Einsatz als externe Schnittstelle über längere Entfernungen nun einmal nötig ist, was auch bedeuten könnte, dass Paketteile sequentiell übertragen werden. Genaue Informationen hierzu konnte ich auf die Schnelle nicht finden, aber gegenüber einem parallelen Bus bringt das schon wieder weitere Wartezeiten, bis das ganze Paket eingetroffen ist.
Die theoretisch schnellste Topologie ist das vollständig verbundene Netz, nicht ein Ringbus. Aber der Aufwand und die Komplexität ist auch am höchsten. Ich habe mal einen Redakteur von Anandtech auf Twitter schreiben sehen, dass ein Ringbus aus energetischer Sicht fürn Poppes ist. Es kann daher tatsächlich sein, dass Cezanne eine auf Stromsparen optimierte Anbindung hat, das ganze dann auf Kosten der Latenzen.

Cézanne konnte das von dir Erwartete nie sein weil das ein Vielfaches an Entwicklungsaufwand bedeutet hätte. Und es hat auch nie jemand behauptet dass es so wird.
-> Deine Erwartungen an die RAM-Anbindung sind vollkommen aus der Luft gegriffen.
Wieso sind meine Erwartungen aus der Luft gegriffen? Wie aufwendig wäre so eine Designoptimierung? Das kann doch keiner von uns so richtig beurteilen.
 
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@gaussmath: Intels Ringbus verbindet die Cache-Slices untereinander, da gibt es keinen weiteren Zwischenschritt wenn man stattdessen Daten vom IMC bekommen möchte. Und der Aufbau von IF ist nicht "sonst was", sondern in Teilen dokumentiert. Demnach hat Matisse zwei IFOP-Links zwischen IOD und jedem CCD sowie einen dritten zwischen beiden CCDs. Es sind also Punkt-zu-Punkt-Verbindungen und vor Übermittlung der Pakete müssen Adressen und Verbindungsmöglichkeiten abgeglichen werden. Das hat Vorteile bei komplexen Systemstrukturen, wenn man eben beispielsweise für Zen-/Zen+-Epycs ein Mesh mit zahlreichen Verbindungen an jedem Knoten aufspannen will, um viele getrennte Datenströme zu bewältigen, aber es bringt jede Menge Verwaltungsoverhead und damit Latenzen mit sich und die bleiben auch erhalten, wenn man das Ganze nur zur Verbindung von zwei Bereichen auf dem gleichen Chip einsetzt. Letztlich ist IF ein HT auf Steroiden, also eine sehr schnelle Inter-Chip-Verbindung aber viel träger als normale interne Schnittstellen. Intels Ring Bus dagegen baut eher auf die klassichen Backside Busse zum Cache auf und arbeitet so simpel wie gerade eben möglich. Ich glaube die Daten werden da nicht einmal in klassische Pakete verpackt, sondern können direkt als 256 Bit breiter Zugriff aus/in den Cache wandern. Das rächt sich im Vergleich zu einem Mesh, sobald der Prozessor eine gewisse Größe erreicht und die in Reihe geschalteten Ringbus-Knoten zu viele werden, sodass die eigentliche Datenübertragung ewig dauert, während ein Mesh wie bei Intels Server-Modellen multiple kürzere Wege nutzt oder AMDs Multi-Level-System den meisten Datenverkehr innerhalb des CCX abwickelt und für den Rest maximal zwei Hops braucht. Aber solange der durchschnittliche Weg auf dem Ring Bus kurz genug bleibt, bietet er wegen des viel schnellen Ein- und Ausstiegs deutliche Latenzvorteile gegenüber den beiden anderen derzeit genutzten Entwürfen. Und das liegt in der Natur des Konzeptes begründet; da kann AMD die IF-Nachteile genausowenig durch "optimieren" beseitigen, wie die IF-Vorteile in Cezanne anwendbar wären. Es ist einfach die unpassende Technik für einen so kleinen Chip, aber AMD hat scheinbar nicht die Ressourcen, um komplett eigenständige APUs zu entwickeln oder sie sehen, dank des aktuellen Vorsprungs gegenüber Intel bei Kernen und Fertigung, zumindest keinen Anlass, ihre Bemühungen darauf zu konzentrieren.

In der Hinsicht könnten übrigens die Little Cores von ADL spannend werden: Zumindest die geometrische Aufteilung legt nahe, dass deren vier sich an einen Ringbus-Haltepunkt hängen. Das heißt da muss auch eine zweite Verschaltungsebene innerhalb der Vierergruppe existieren, was dann ähnliche Nachteile wie AMDs Kombination aus IF und CCX-interner Kombination bringen müsste. Vielleicht sehen wir dann eine deutlich erhöhte Speicherlatenz der Gracemont- gegenüber der Golde-Cove-Cores.
 
Intels Ringbus verbindet die Cache-Slices untereinander, da gibt es keinen weiteren Zwischenschritt wenn man stattdessen Daten vom IMC bekommen möchte.
Ja, aber du kannst du doch die Butter Donut, Dragon Fly, was weiß ich Topologie "einfach" auf den IMC erweitern. Wieso sollte das großartige Nachteile gegenüber dem Ringbus haben? Wie gesagt, IF sagt erstmal nichts über den Verbindungstyp aus. Dass manche Verbindungen als P2P realisiert wurden widerspricht dem doch nicht.

Die Verbindungen der Cache Slices sind ja auch P2P Verbindungen. Aber irgendwie sowas wird es sein. Wirst du schon Recht haben. Unterschiedliche Domains, unterschiedliche Protokolle vielleicht sogar, die gemappt werden müssen. Es muss ja einen Grund haben, dass die Latenz so mies ist.

Aber mir kann keiner erzählen, dass AMD das nicht optimieren könnte. Hatte man halt kein Interesse dran. Müssen die Reviews mal drauf hinweisen, ein wenig Salz in die Wunde streuen und weniger Wohlfühlkritiken verfassen. ;)
 
"Infinity Fabric" ist eine feststehende Technik mit klar definierten Verbindungstypen. Deal with it.

Natürlich kann man auch etwas vollkommen anderes so ausbauen und optimieren, dass es eine Verbindung zum IMC herstellt, genauso wie man statt Äpfel Birnen essen kann. Muss man aber machen und wollen und weder hat AMD das gemacht noch gab es jemals Hinweise darauf, dass sie es hätten vorhaben können. Deine anhaltende "Überraschung"/Empörung darüber, dass IF wie IF performt und nicht wie irgend etwas komplett anderes, ist ebenso albern wie der Verweis auf theoretisch denkbare Techniken, die nirgendwo im Einsatz sind.

Und wenn du denkst, dass es die Aufgabe von Reviewern ist, Wunden zu reißen und Salz zu streuen, dann hast du eine sehr merkwürdige Vorstellung von "Tests", die zumindest bei PCGH niemand teilt. Leute, die vor allem darauf aus sind, Hass zu sähen, nennt man gemeinhin nicht "Reviewer", sondern "Troll".
 
"Infinity Fabric" ist eine feststehende Technik mit klar definierten Verbindungstypen. Deal with it.
Ne, nix deal with it. Und jetzt redest du auch plötzlich von Typen, also Plural. Außerdem meinte ich das auch die ganze Zeit, es gibt nicht nur einen Typ. Es gibt nicht "den IF" bezogen auf den Verbindungstyp.

Zitat von WikiChips
There's also no constraint on the topology of the nodes connected over the fabric, communication can be done directly node-to-node, island-hopping in a bus topology, or as a mesh topology system.

Natürlich kann man auch etwas vollkommen anderes so ausbauen und optimieren, dass es eine Verbindung zum IMC herstellt, genauso wie man statt Äpfel Birnen essen kann. Muss man aber machen und wollen und weder hat AMD das gemacht noch gab es jemals Hinweise darauf, dass sie es hätten vorhaben können. Deine anhaltende "Überraschung"/Empörung darüber, dass IF wie IF performt und nicht wie irgend etwas komplett anderes, ist ebenso albern wie der Verweis auf theoretisch denkbare Techniken, die nirgendwo im Einsatz sind.
Hä? Da ist eine seltsame Logik in deinen Ausführungen. Darf man bestimmte Eigenschaften einer CPU nicht kritisieren, weil ist halt so?! :D Es spielt doch keine Rolle, was AMD bisher gemacht hat. Es geht darum es besser zu machen und es kann sein, dass AMD das bei der nächsten Gen tun wird. Und vielleicht werden sie es nicht mal ankündigen oder kommunizieren. Was sogar wahrscheinlich sein dürfte. Großes Fragezeichen meinerseits wegen deiner ebenfalls albernen "Argumente" hier.
Und wenn du denkst, dass es die Aufgabe von Reviewern ist, Wunden zu reißen und Salz zu streuen, dann hast du eine sehr merkwürdige Vorstellung von "Tests", die zumindest bei PCGH niemand teilt. Leute, die vor allem darauf aus sind, Hass zu sähen, nennt man gemeinhin nicht "Reviewer", sondern "Troll".
Wut? :D Es geht doch nicht darum Hass zu sähen du Nase. Wie kann man "Salz in die Wunde" nur so komplett negativ interpretieren? Es geht um ein kritisches Review, was der normale Standard sein sollte. Ich meine der Titel "Unsere Gebete wurden erhört" was soll das sein? Das erscheint mir nicht wirklich professionell. Versuch das mal mit einem Intel Produkt. Da wirst du zersägt.

Ich sage das ehrlich, das Review ist mir zu unkritisch (wohl wissend, dass ich nicht das Maß aller Dinge bin!). Alle Nachteile relativiert, fast schon unter den Teppich gekehrt. Aus einem monolithischen Design kann man mehr rausholen.
 
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