Zum gegenwärtigen Zeitpunkt ist noch komplett offen in welchem der beiden Prozesse ZEN 3 kommen wird.
Klar scheint einzig und alleine [...]
Einzig klar und ist, dass AMD vor einigen Wochen explizit der Verwendung von EUV und damit dem N7+ die Luft aus den Segeln genommen hat, indem man darauf hinwies, dass das auf Präsentationen verwendete "
7nm+" nicht synonym zu TSMCs N7+ ist. Im Gegenteil, man wies darauf hin, dass AMD in naher Zukunft "nicht immer den neuesten Node verwenden wird", womit man wohl etwaiger Enttäuschung vorgreifen wollte. Und diese Aussage ist einzig sinnvoll mit Blick auf den N7+, d. h. AMD wird dieses Jahr alles weiterhin im N7P fertigen.
Der Yield ist übrigens relativ irrelevant (und liegt in der Verantwortung von TSMC), denn die Entscheidung für den einen oder anderen Prozess muss sehr früh getroffen werden und Zen3 hatte seinen TapeOut schon im März/April 2019, d. h. das ist schon alles Geschichte.
Und zudem hat sich die Sachlage bei den Prozessen von TSMC auch nicht verändert. Der N7+ ist bzgl. seiner Design Rules inkompatibel zum N7(P), d.h. hier müsste man wesentliche Elemente from scratch neu entwickeln, was für AMD einen unvertretbaren Mehraufwand darstellt und darüber hinaus wäre dieser auch doppelt überflüssig, da die PPA-Werte des N7P und N7+ sich weitestgehend (bzw. nahezu ausschließlich) bzgl. der Logikdichte unterscheiden.
Und das Zen3-Diagramm lässt bzgl. einem möglicherweise verwendeten Fertigungsprozess überhaupt keine Ableitung zu. Hier solltest du eher abwarten und nicht gleich AMD selbst Lügen strafen.
Darüber hinaus ist auch dein "
Konsolen-Dreisatz" kritisch zu hinterfragen, denn das von dir proklamierte Ergebnis ist hier keinesfalls in Stein gemeißelt:
Das SoC der Xbox Series X wird mit 360,5 mm2 angegeben in einen nicht näher spezifizierten 2nd-Gen-7nm-Prozess (d. h. N7P oder N7+). Verwendet wird maximal ein 320 Bit-Interface mit Standard-14Gbps-GDDR6 in einer Mischbestückung zusammen mit RDNA2 mit 52 CUs.
Eine gute Ausgangsbasis ist das Renoir-Die, dessen Flächendaten man wie folgt anpassen kann:
156 mm2
- 27 mm2 DDR4 PHY & Controller
- 26 mm2 Vega GPU
+ 10 mm2 für den L3, da ich annehme, dass die SoCs 16 MiB haben werden (nicht 8 MiB)
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113 mm2 für ein ("bereinigtes") 8-Kern-SoC
Für die GPU kann man RDNA/Navi 10 als Ausgangsbasis nehmen. Der Chip hat 251 mm2 mit 10,3 Mrd. Transistoren bei 40 CUs und 256 Bit. Die 52 CUs RDNA2 der Xbox entsprechen +30 % CUs, jedoch kann man den gesamten Chip eigentlich nicht pauschal mit +30 % vergrößern, da bspw. die Speichercontroller bestenfalls + 25 % mehr Fläche in Anspruch nehmen. Der Einfachheit halber "vergrößere" ich den gesamten Chip um +40 % und inkludiere damit auch architektonische Anpassungen inkl. Raytracing, das bereits bei Turing verhältnismäßig wenig Fläche einnimmt.
251 mm2 * 1,4 = 351 mm2
Mit der (vielleicht schon zu großzügen?) "Vergrößerung" sollten das etwa 14,4 Mrd. Transistoren für die GPU werden.
AMD hat nun jedoch bzgl. RDNA/Navi 10 extrem konservativ designed (gerade mal 41 MT/mm2) und für RDNA2 hat man werbewirksame +50 % Perf/Watt in Aussicht gestellt, d. h. bei dem Design muss sich einiges tun, denn mit einem Fertigungsprozess kann AMD diese in Aussicht gestellten Gewinne nicht erzielen, selbst nicht mit dem N7+, der nur wenig Zugewinne ggü. dem N7P bietet gemäß offiziellen Angaben von TSMC.
nVidia hat es hier kürzlich recht eindrucksvoll vorgemacht mit dem GA100. Im Gegensatz zu AMD verwendet man hier "nur" den älteren N7, fertig jedoch mit einer mittleren Logikdichte von 65 MTr/mm2 und erreicht eine verhältnismäßig beeindruckende Effizienz.
Wenn man für AMD bspw. bzgl. der Logikdichte nur eine konservativere Steigerung auf bspw. gemittelte 60 MTr/mm2 annimmt, würde die GPU auf 240 mm2 schrumpfen.
Zusammen mit dem Rest des SoCs käme man mit dieser Beispielrechnug auf 353 mm2.
Dein vermeintlicher Dreisatz ist also keinesfalls ein Ausschlusskriterium für den N7P, dessen Verbesserungen ggü. der Ableitung von nVidia's GA100 (N7) zudem ebenfalls nicht berücksichtigt wurden. Und wenn die SoCs gar nur 8 MiB L3 haben sollten, steht noch einmal zusätzliche Fläche bereit.
Und darüber hinaus darf man auch grundsätzlich annehmen, dass auch die Konsolen-SoCs im N7P gefertigt werden, denn andernfalls hätte AMD sowohl das Zen2-Core-Design als auch RDNA2 auf zwei komplett unterschiedlichen Prozessen implementieren müssen, was beträchtliche Gelder verschlungen hätte, was bei der geringen Marge im Konsolen-Geschäft zweifelsfrei nicht erwünscht ist. Abgesehen davon, wie auch schon mehrfach erwähnt, bestand kein zwingender Grund für diesen zusätzlichen Aufwand, da AMD als langfristiger TSMC-Partner die Prozess-Roadmap schon lange im Vorraus gekannt haben wird, sodass sie auch wussten, dass ab Mitte 2019 der N7P zur Verfügung stehen würde, auf den man ausgehend vom N7 leicht wechseln konnte, da die Design Rules kompatibel sind, d. h. man konnte den Großteil der Fertigungszugewinne mitnehmen, ohne zwingend auf teilweises EUV setzen zu müssen und mit dieser Perspektive wird man sich das wahrscheinlich auch erspart haben.
Meine Einschätzung ist, dass AMD dieses Jahr nichts mit dem N7+ fertigen wird, weder CPUs, GPUs noch die Konsolen-SoCs. AMD muss hier weiterhin seiner beschränkten Größe und seinen Wachstungszielen Rechnung tragen und da kann man nicht die Marge unnötig verkleinern.
