Deine 70 - 90$/Chip kann ich nicht nachvollziehen, da die Analyse ja eher bei 233 - 331 $ rauskam und auf einen fiktiven, in einem anderen Prozess hergestellten GA102 bezogen war.
Das sind insgesamt mögliche Chips pro 12"-Wafer bezogen auf die Wafer-Kosten. Hier explizit den Yield igorierend, da das ansonsten reines rumgerate wird (und was sollte man hier raten, wenn man bedenkt, dass Sony gerade bei einem grob 300 mm2-Chip(?) bereits deutliche Yield-Probleme hat?). Vom GA102 passen rd. 83 Dies auf einen Wafer, ein vermuteter 550mm2 BigNavi (im 1,2:1 Seitenverhältnis) wären 96 Dies. nVidia wird sich schon etwas dabei gedacht haben. Möglichkeiten gibt es da viele:
o Schlicht geringere Kosten (Wobei es hier nicht nur einen einzigen Kostenpunkt im Projekt gibt.)
o Mehr Flexibilität bei der Zu- und Abbuchung zusätzlicher Kapazitäten.
o Die Bereitschaft einen Semi-Custom-Prozess aufzusetzen (TSMC hatte dazu vielleicht dieses Mal keine Ressourcen oder war preislich diesbzgl. unattraktiv?).
o Dem möglichen Entgehen von Industriespionage, indem man die Fertigung des ersten, primären Designs zu einem komplett anderen Hersteller verlegt.
o Weitere Synergien mit/bei Samsung, denn nVidia wird auch zukünftig Samsung in großem Umfang nutzen (so für ihr Orin-SoC), was ggf. auch in Preisverhandlungen ausgespielt werden kann.
o Und natürlich auch immer noch die vermuteten Kapazitätsengpässe bei TSMC, jedoch ist die Frage, ob die für einen langjährigen, großen TSMC-Kunden wie nVidia wirklich existent waren und dann noch mit dem schon absehbar drohenden Wegfall von HiSilicon, was beträchtliche Kapazitäten freiwerden lies, ebenso wie der größtenteils vollzogene Wechsel von Apple von 7nm auf 5nm in diesem Jahr und damit dem Freiwerden beträchtlicher, zusätzlicher 7nm-Kapazitäten.
Ergänzung zu deinem Link (Techspot) / den dortigen Kosten: Die Kollegen dort haben leider nicht ganz verstanden was sie da zitiert haben und haben sich Werte rausgezogen ohne den jeweiligen Kontext zu berücksichtigen und ihre selbstzusammengebaute Tabelle in Verbindung mit ihrer vorausgehend Beschreibung
"
Using a theoretical ~600 mm2 die, approximately equal in size to the Nvidia GA102 GPU used inside the RTX 3080 and RTX 3090, the per-chip costs of each die were calculated to be $233 and $238, for the 7nm and 5nm nodes, respectively."
führt daher in die Irre bzw. verleitet zu Fehlschlüssen.
Der CSET-Report rechnet hier für den 5 nm Node einen hypothetischen AI/GPU-Chip mit 610 mm2 an mit 90,7 Mrd. Transistoren. In ihrer Kalkulation kommen sie auf "verwertbare" 71,4 Dies pro Wafer und das führt mit den Wafer-Kosten im Jahr 2020 zu exakt den 238 US$ für diesen Node pro Chip, also eine simple Division Waferkosten/Chips, hier $16.988 / 71,4 = 237,927 US$/Chip. *) Was die Kollegen von Techspot nur nicht verstanden haben ist, dass der Report nun diesen hypothetischen 5 nm-Chip unter Beibehaltung seiner Transistorzahl auf bspw. einen 7 nm und 10 nm Node transferiert und dabei beträchtlich größer wird, was auch die Kosten deutlich verschiebt.
Für den 5 nm-Chip kann man mit den angegebene Daten 149 MTr/mm2 berechnen **). bei den älteren Nodes kann man nur raten mit was sie gerechnet haben. Übernimmt man ihre 87 % der Maximaldichte beim N5, würde der Chip in 7 nm 1082 mm2 haben. ***) Nimmt man nVidia's in der Praxis beobachtete Dichte von 65,6 MTr/mm2 beim A100 an, würde der Chip gar 1383 mm2 groß werden, was leicht erklärt, warum sie auf derartige Preise kommen. Wie gesagt kann man deren verwendete Dichte für die älteren Nodes nicht direkt zurückrechnen, da sie offensichtlich den Yield und die Mitverwertung schlechter Chips berücksichtigen. Für 7 nm geben sie effektiv 40,1 Chips pro Wafer an, was entsprechend zu den 233 US$ pro Chip führt,
aber eben nicht, wie Techspot impliziert, für einen 600 mm2 Chip, sondern nun für einen auf über 1000+ mm2 angewachsenen Chip.
Beispielsweise weisen sie in ihrem Modell für 10 nm die bekannte, maximale Transistordichte der HD-Lib von 52,5 MTr/mm2 aus. Würde man annehmen, man könnte tatsächlich ein HighPower-Design, direkt mit dieser Dichte fertigen, dann würde der übertragene 5 nm-Chip im 10 nm Node mit dieser Dichte 1728 mm2 groß werden und das erklärt auch, warum sie in ihrer Tabelle (die Techspot nicht berücksichtigt hat) nur 21,9 verwertbare Chips pro Wafer ausweisen, was zu $5.992 / 21,9 = 274 US$ pro Chip führt, natürlicherweise (nur bspw. der GA102 ist 2,75-fach kleiner als dieser hypothetische Chip
).
Um zurück auf unsere Diskussion zu kommen: Auch ich verwendete in der gleichen Art einen Quotienten Waferkosten/Chips (wie auch der Report, der die von dir zitierten Kosten auswarf). Ich haben lediglich den Yield und die Mitverwertung schlechter Chips ausgeklammert, da mir dazu Daten fehlen und daher für beide Nodes gleichermaßen mit der maximalen Chipanzahl gerechnet. Meine Angaben sind also stimmig, Techspot hat hier leider die Quelle nicht sauber zitiert, den Sachverhalt nicht verstanden oder nur schlicht ungenau formuliert. Schlussendlich gilt ihr "
Using a theoretical ~600 mm2 die, approximately equal in size to the Nvidia GA102 GPU ..." ausschließlich für den 5 nm Node und dessen Kosten. Bei 7 nm wird der Chip, wie gesagt, deutlich größer, was natürlich die Kosten verschiebt da deutlich weniger Chips pro Wafer entstehen, nur fertigten bisher weder AMD, Intel noch nVidia Chips außerhalb der Scanner-Rectile-Größe (
nVidias bisher größter Chip war der GV100 mit 815 mm2).
*) Rechne ich die Chipfläche auf einen 300mm-Wafer an, komme ich mit einem quadratischen Chip auf 88 mögliche Chips pro Wafer, d. h. die rechen hier schon einen Yield ein sowie anscheinend auch die Mitverwertung teildefekter Chips, denn die (einfache) Defektrate kann man gar nicht sinnvoll so weit verringern, dass man 71 fehlerfreie Chips in dieser Zahl bei dieser Chipgröße erhält.
**) Der Wert ist schon arg hochgegriffen für so ein HighPower-Design und liegt bei 87 % der maximalen Dichte des N5. Beispielsweise nVidia fertigt den A100 mit gerade mal 68 % der maximal möglichen Dichte im N7. Beispielsweise AMD verwendete bisher bei ihren GPUs gerade mal um die 43 % im N7(P). Vielleicht ermöglicht die umfangreiche EUV-Nutzung im N5 mehr?
***) Damit würde er bereits das in direkter Art belichtbare Rectile des Scanners überschreiten.
****) Konkret verschlafen haben die Kollegen den folgenden Teil:
"Our hypothetical 5 nm GPU has a chip area of 610 mm2 and given its greater transistor density than the P100 GPU, 90.7 billion transistors. [...] For nodes in the 90 to 7 nm range, our model uses a hypothetical GPU with identical specifications, including transistor count, as the hypothetical 5 nm GPU, except with a transistor density associated with the hypothetical node. Therefore, GPUs with nodes larger than 5 nm will respectively have an area greater than 610 mm2, resulting in differing numbers of GPUs fabricated per wafer."
. Deine 70 - 90$/Chip kann ich nicht nachvollziehen, da die Analyse ja eher bei 233 - 331 $ rauskam und auf einen fiktiven, in einem anderen Prozess hergestellten GA102 bezogen war..gif "sm_B-) :-)")
