Das finde ich jetzt sehr, sehr wild. Wie kann es sein, dass Euer Ergebnis derart vom Ergebniss vom CB-Test abweicht? Testet ihr mit Spargelwasser und die mit Nitroglycerin?
Laut Intel interagiert zumindest ein Teil der von Nicht-Höchstleistungs-Modi verursachten Fehler mit UEFI-Settings. Das Mainboard muss es Windows überhaupt erst einmal ermöglichen, die Bremse zu aktivieren, die eigentlich nie betätigt werden sollte. Wenn ich mich richtig erinnere, testet CB auf Asus, wir haben diesmal zwecks exakterer Verbrauchsmessungen Gigabyte gewählt. (Asrock war noch nicht, MSI bis heute nicht verfügbar.) Mit dem Board haben einige andere Tester zwar auch Probleme berichtet, sodass möglicherweise auch Einstellungen und UEFI-Versionen eine Rolle spielen (Dave hat je mehrere durchprobiert), aber bei uns gab es sich recht pflegeleicht.
Die Effizienz wird natürlich durch dreierlei Dinge bestimmt, die Architektur, der Fertigung und wie du natürlich richtig sagst dem Betriebspunkt.
Wenn ich jetzt sagen würde, Arrow Lake ist ein sehr effizienter Chip, dem ganz oben raus die Luft ausgeht und die muss mit zuviel Strom kompensiert werden, wärst du damit einverstanden?
Es gibt keine Hinweise darauf, dass Arrow Lake mangelnde Leistung durch Übertaktung in den Grenzbereich auszugleichen versucht. Das war bei Raptor Lake offensichtlich der Fall, aber aktuell beobachten wir eher das Gegenteil: Die Dinger haben noch reichlich Luft nach oben im Rahmen ihres Power Budgets, bringen aber trotzdem keine Leistung auf die Straße.
Ist Cache nicht deutlich günstiger als aktive Chipfläche? Alleine schon weil der Yield vermutlich so gut ist. Dazu eben N7 und nicht N3.
Cache ist aktive Chipfläche und ich wüsste auch nicht, wieso er weniger fehligeranfällig sein sollte. Wenn dir eine Verunreinigung einen Cache-Transistor zerstört, ist der Block genauso lahmgelegt, wie ein Kern bei Fehler im Schaltwerk. Theoretisch wäre es leichter möglich, Reserve-Cache einzuplanen – 32.776 KiB Cache können den Ausfall von zwei Bereichen zu je 4 KiB verkraften und immer noch 32.768 KiB = 32 MiB funktionierenden L3 abliefern. Wenn zwei von acht Kernen durch die gleiche Anzahl Fehler ausfallen, ist das schon schmerzhafter. Aber mir wäre nicht bekannt, dass AMD derartige Reserve-Möglichkeiten beim V-Cache nutzt und man darf auch nicht vergessen, dass für die physische Ansteuerung von 32.768 KiB plus einem weiteren genau der gleiche Aufwand getrieben werden muss, wie für zweimal 32.768 KiB.
Wo du recht hast: N7 ist viel billiger als N3 oder N5 und ist das in ein dicker Faktor bei der Preisgestaltung der Ryzen 7000X3D. Da AMD den 5800X3D gar nicht mehr anbietet, war das aber eine rückblickende Betrachtung und zu dessen Erscheinen war N7 noch ziemlich teuer. Vermutlich konnte AMD ein paar Layer einsparen, weil auf dem V-Cache-Chip keine Logik liegt, sodass die 64 MiB zusätzlicher Cache etwas günstiger als die flächenähnlichen 32 MiB + Ansteuerung auf dem Basis-CCD waren. Aber mit der Bearbeitung und der Zusammenfügung beider Hälften, mit dem aufwendigen Multi-Chip-Package und mit der Auslagerung des ganzen an TSMC würde es mich nicht wundern, wenn AMD 2021 für einen 5800X3D mehr ausgeben musste als Intel für einen 12900K aus vergleichbarer Fertigung.
Vielleicht braucht man die Consumer CPUs um ausreichend Stückzahlen zu haben damit sich die ganze Fertigung mit dem Stacking lohnt? Zudem kann man die Entwicklungskosten und Co. auf mehr Chips verteilen und in der Mischkalkulation sieht das dann vermutlich wieder deutlich besser aus als einzelnes Produkt. Die zusätzliche Fläche dürfte da vermutlich noch recht günstig bleiben.
AMD entwickelt Fertigung und Packaging nicht selbst, das ist alle TSMC. Möglich, dass die gute Mengenrabatte geben, aber im Falle des 5800X3D glaube ich nicht daran – die CoWoS-Kapazitäten waren so knapp, dass meiner Erinnerung nach Amazon schon damals das bei TSMC gefertigte Silizium zu Intel hat karren lassen, um fertige CPUs draus machen zu lassen. Es gab also keinen Grund, AMD mit guten Preisen zu größeren Kontingenten zu überreden. Für AMDs interne Architekturentwicklung wiederum gilt, was ich bereits geschrieben haben:
Kleine Marge ist besser als gar keine Marge und refinanziert mehr Entwicklung.
Aber diese Überlegung gilt eben erst, wenn der im Einkauf teure Chip die einzig konkurrenzfähige Alternative zu Produkten einer ganz anderen Marke ist. Mit Blick auf Alder Lake hat AMD diese Entscheidung getroffen. Aber solange die Spieler noch zu 5800X (im Einkauf billiger => höhere Marge) und 5950X (im Verkauf teurer => höhere Marge) gegriffen haben, gab es V-Cache nur für extra teure Epycs (=> auch hohe Marge), nicht als genialen Leistungsbooster in der preislichen Mittelklasse. Das ist übrigens was, das man bei Intel so quasi nie sieht, weil die ihren Umsatz via OEM so oder so machen.