Der V-Cache könnte auch noch gestapelt werden, was dann auch mehr als 64MB ermöglicht
Ja, könnten sie bzw. eher TSMC. Die Frage ist nur, in wie weit das sich auf die Abführung der Abwärme niederschlägt. Würde man das bestehenden Design schlicht stapeln, also bspw. den über dem bisherigen L3$ liegenden Cache-Chip doppellagig ausführen, müsste das Dummy-Silizium, das links und rechts für die mechanische Stabilität sorgt, ebenso doppelt so stark/dick ausfallen.
Variante 2 wäre einfach eine Vergrößerung des gestackten Chips und es bleibt bei einer Lage. Bleibt man exemplarisch bei dem, was man von Zen3 her kennt, würde das aber bedeuten, dass das Dummy-Silizium über den eigentlichen Kernen kleiner wird und zum Teil oder gar ganz verschwindet und durch aktives Silizium ersetzt wird, dass zusätzlich seine eigene Abwärme erzeugt.
Einfach mal Abwarten, am Ende gibt es auch durchaus ein sinnvolles Limit für das Größenwachstum eines festverbauten Caches und hier ist Intels Ansatz mit Sapphire Rapids SP voraussichtlich der bessere Weg. Zudem, wenn ich mich recht erinnere, ist das für Genoa aber auch der eingeschlagene Weg, d. h. auch hier soll es angeblich angebundenen HBM-Speicher geben.
[Bergamo ohne SMT] Dem widerspricht AMD!
Genaugenommen widerspricht AMD nirgends, da man noch keine konkreten Details zur Realisierung der Zen4c-Kerne herausgegeben hat. Man hat lediglich davon gesprochen eine vollständige ISA-Kompatibilität zu wahren, was jedoch auf vielfältigem Wege realisiert werden kann.
Einerseits gibt es tatsächlich konkrete Gerüchte, die auch bspw. bei Heise & Co aufgegriffen werden und den Verzicht auf SMT vermuten. Was dagegen spricht, ist der vermeintlich "gesunde Menschenverstand", denn wozu die Kernzahl erhöhen, wenn man dann aber SMT streicht. Am Ende aber dennoch nicht abwegig, da SMT nur einen Bruchtteil der vollständigen Leistung eines Kerns bringt. Hier wird man abwarten müssen.
Darüber hinaus kann AMD zu Verkleinerung Funktionseinheiten streichen, da die zwecks höherem Durchsatz vielfach redundant implementiert sind und vor allem gibt es ebenso prominent die Vermutung, dass man beim Cache einsparen wird, was aber in Teilen kontraproduktiv wäre. Somit könnte man weiterspekulieren, ob Bergamo ggf. zwangsweise ein V-Cache-only-Design wäre, wo bspw. der L3$ möglicherweis nur in gestapelter Form existiert?
Ob letztere Überlegung wirtschaftlich ist, ist jedoch ebenso schwer abzuschätzen, da man mit Bergamo vorranging gegen die insbesondere im Cloud-Bereich erstarkende ARM-Konkurrenz ankämpft, die den Stand von Bergamo bereits in 2022 erreicht haben wird und mit günstigeren Preisen aufwartet, d. h. man kann hier zwangsweise keine zu teuere Fertigung anvisieren, weil das Produkt sonst sein Ziel verfehlen würde. In einem Jahr werden wir mehr wissen.
Kann es sein, dass nVidia genau aus dem von Dir genannten Grund in ihrer neuen Gen (Ada) den L2 Cache gegenüber Ampere um den Faktor 10 erhöht hat ?
Der Cache wird aus den gleichen Gründen wie immer gesteigert: *) Weil man mehr Bandbreite benötigt, sich jedoch eine verbreiterung des SI's oder noch schnellere Bausteine ersparen möchte. Insbesondere zeigt das Design der beiden Hersteller erneut, dass für HBM im Consumer-Segment die Zeit offensichtlich immer noch nicht gekommen ist.
*) Konnte man bereits an Ampere sehen, der mit 40 MiB L2$ aufwartet bei 108 aktiven SMs (über das sechsfache des GA102). Insofern übernimmt Lovelace quasi diese Art Konfiguration von Ampere.
