Skysnake
Lötkolbengott/-göttin
http://images.bit-tech.net/content_...d-7870-2gb-review/pitcairn-architecture-b.jpg
Da schau, 1x4 und 2x3 CUs pro Front-End.
[/quote]Wie hast du dir denn bisher den Aufbau zusammen phantasiert?
Eine CU besteht aus 4 SIMDs (64 ALUs), je 16 ALUs pro SIMD-Unit.
4 CUs gesammelt bilden dann noch einmal eine Einheit für sich (4x 64 = 256 ALUs), die gemeinsam den I$ und K$ teilen, allerdings hat AMD nicht immer 4 CUs gemeinsam gruppiert, sondern auch nur 3 CUs (3 x 64 = 192 ALUs).
Ja genau, das meinte ich doch. Da wird man aber halt wann immer möglich ein symmetrisches Design wählen, und bei Hawaii kann man eben ein symmetrisches Design wählen.
4 SIMDS a 16 ALUS -> 1 CU a 64 ALUs
4 CUs a 64 ALUS -> 1 GCN Block mit geshartem Scalar I- und D-Cachevon denen hat man halt 11.
Das passt. Ne 3er und 4er Aufteilung macht da keinen Sinn, weil du die 3er Aufteilung ja nicht expliziet nutzen kannst, da du nie weißt, wohin dein Problem gemapped wird, also optimierst du nur auf die Version mit 4 CUs die sich den Cache teilen.
Bei nem großen Chip macht man das nicht. Bei Cape Verde wäre die Alternative nur gewesen statt 10 CUs nur 8 zu haben oder eben 12. Da muss man dann halt die Kröte schlucken.
Die Frontends werden sicherlich wieder per Crossbar angeschlossen das ist also eher kein Argument.
Wenn würde ich noch eher 4er und 2er Blöcke mir vorstellen, also instesamt 12 CU Blöcke. Aber seis drum, wir werden das ja bald sehen.
PS:
Nur damit klar ist, wovon wir reden. Also ich mein halt das hier: http://pics.computerbase.de/3/8/6/7/7/39.jpg
Das meinste du aber sichelrich auch.



. liegt scho im zustellcenter 30 km von mir entfernt
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