News Intel Core Ultra 400: Nova Lake-S mit zwei Xe-3-Architekturen

Hmm, ich versuch mal nen kleinen Scherz:
P-Cores = (P)rogram-Kerne, also für Anwendungen/Spiele
E-Cores = (E)nvironment-Kerne, für´s Betriebssystem, Treiber usw.
LP-Cores = (L)ine(P)rinter-Kerne, also Drucker/Scanner.... eventuell auch andere Peripherie wie SSD/HDD
:devil:
 
Wenn sich die Daten so bestätigen, wird den meisten Nutzern ein Core Ultra 5 400 mit 8P- und 12+4E-Kernen völlig ausreichen.
Was in den Daten hier noch fehlt sind die Angaben zum Cache, Intel wird mit dem bLLC einen riesigen L3-Cache anbieten (gerüchteweise bis zu 144mb pro Tile/Die, also bei den Modellen mit mehr als 8 P-Cores bis zu 2x 144mb).
Deine angesprochene CPU wird ziemlich sicher gerade keinen bLLC haben, sondern erst der Ultra 5 mit 8P- + 16E-Cores, also ab einem "CCD" im Vollausbau.
Muss man sehen wie viel Geld Intel dafür haben will, Performancetechnisch dürfte der bLLC gerade im Gaming einiges ausmachen (der 9800X3D liegt 38% vor dem 9700X im PCGH-Index!).

Mit 150W wird da aber auch ne harte Taktwall sein. Ich würde viel darauf tippen, dass der Takt zu heute sogar massiv sinken wird.

Mich würde es schon wundern wenn man 100% MultiCore gewinnt.
Die 150W sind ja mal wieder nur das, was Intel selbst als "Grundleistungsaufnahme" bezeichnet. Was da in den gefühlten 20 Turbomodes bzw. Motherboards passiert steht auf einem anderen Blatt und natürlich kann man das Ding auch wieder offen betreiben und seine 300W+ verbrauchen.
Wenn 100% Last anliegt ist der Takt vielleicht wirklich niedriger als bei nem 285k, immerhin verdoppelt man ja den Core-Count (und geht dabei "nur" gerüchteweise auf den N2P), in dem Szenario ist der Takt aber auch wurscht, da ja alles arbeitet und das locker durch die vielen Kerne kompensiert werden kann.
In anderen (Gaming-)Szenarien ist der Takt, dank modernerem TSMC-Prozess ziemlich sicher höher als heute, da takten ja nur die P-Cores hoch und auch da nur so viele, wie genutzt werden.

Sofern Intel seine Roadmap einhält heißt der Gegner ZEN6 und das geht rein von den technischen Daten im Multicore an Intel. AMD erhöht den Core-Count um 50% und geht von jetzt ~144 Tr/mm² im N4 auf ~319 Tr/mm² im N2P. Intel wird stand jetzt den gleichen Prozess verwenden, kommt aber schon von ~197 Tr/mm² im N3B, verdoppelt dafür aber auch die Cores. Rechnerisch also schon ein merkliches Plus für Intel.
Im PCGH-Index liegt ein 9950X 6% vor einem 285k (der 9950X3D hat +10%), das sollte selbst mit Standardsettings und somit gebremster TDP für Nova-Lake reichen, bei offenem Powerlimit dürfte Zen6 kein Land mehr sehen.

Das ist natürlich nur Theorie, jede Art von Architekturverbesserung kommt ja auch noch hinzu, vielleicht bringen die "Bridges" bei Zen6, so sie denn kommen, richtig was im MC. Vielleicht legt Intel aber auch in seiner zweiten "Chiplet"-Gen richtig einen drauf, weil es noch viel zu optimieren gibt. Alles Kaffeesatz.
Der Herstellungspreis liegt in dem Szenario vermutlich bei AMD günstiger, erst recht durch den bLLC von Intel, wobei man dann auch eher mit dem X3D Topmodell von AMD vergleichen müsste. Vielleicht kommen diese durch Konkurrenz ja auch mal direkt zu Release.
 
Gibt ja jetzt schon Leute die meinen bLLC sei die Antwort auf 3DVCache. Was nicht stimmt. bLLC wird im Ringbus unter Kernen aufgeteilt, während 3DVCache eher als Last Level Auffang Speicher gilt (Wie Infinity Cache) um mehr Daten zu speichern anstatt nur schneller im Moment zu bearbeiten.
Diese Ausage verstehe ich nicht bzw. wo der Unterschied sein soll.

In beiden Fällen ist es ein L3 Cache, der pro CCD bzw. Compute Tile aufgeteilt ist. Also die Kerne eines CCDs/Tiles haben Zugriff auf ihren L3.
Der Unterschied ist lediglich die physische Ausführung bzw. Art der An- und Einbindung.
 
Diese Ausage verstehe ich nicht bzw. wo der Unterschied sein soll.

In beiden Fällen ist es ein L3 Cache, der pro CCD bzw. Compute Tile aufgeteilt ist. Also die Kerne eines CCDs/Tiles haben Zugriff auf ihren L3.
Der Unterschied ist lediglich die physische Ausführung bzw. Art der An- und Einbindung.
Eben die Ausführung macht ja Latenzunterschiede.
 
Eben die Ausführung macht ja Latenzunterschiede.
Jap, und dabei hat on die Vorteile.

AMD nutzt ein externes Chiplet, um dieses in einem älteren Node unabhängig von den Cores fertigen zu können (Cache skaliert nicht so gut) sowie eine bessere Segmentierung der SKUs zu ermöglichen. Intel ist mit der Anbindung eines Cache Tiles noch nicht so weit, daher bei NVL erstmal on die.
 
Jap, und dabei hat on die Vorteile.

AMD nutzt ein externes Chiplet, um dieses in einem älteren Node unabhängig von den Cores fertigen zu können (Cache skaliert nicht so gut) sowie eine bessere Segmentierung der SKUs zu ermöglichen. Intel ist mit der Anbindung eines Cache Tiles noch nicht so weit, daher bei NVL erstmal on die.
Wird echt ne Preisfrage, und nimmt Schaltkreise vom Kern selbst ein. Echt gespannt wie sich das Ganze dann auf Spieleleistung auswirkt.
 
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