Das sind doch mal gute Nachrichten! AMD braucht ebenso wie Nvidia einen Tritt in den Hintern. Finde ich super, wenn es wirklich stimmt.
Die Aussage des "Leakers" sind an der Stelle mit sehr viel Vorsicht zu genießen und müssen auch - und das passiert hier nicht - in den entsprechenden Kontext gesetzt werden! Und genau das hätte
@PCGH_Oliver hier auch machen müssen!
"So soll sich die Single-Core-Leistung gegenüber Arrow Lake um 20 Prozent erhöhen. Maßgeblich dafür sieht SiliconFly die Technologien bLLC (Intels Zusatzcache und Äquivalent zu AMDs 3D V-Cache), AVX10.2, APX und die höheren IPC.
Alleine, dass er 20 % der Leistung zum Teil auf AVX10.2 sowie APX zurück führt, zeigt das Problem dieser Einschätzung. Klar wird APX und auch AVX10.2 Leistung bringen, nur muss dafür auch die Software kompiliert werden und im Zweifel auch optimiert werden. Bis APX und AVX10.2 also in der "breiten" Masse bei der Software ankommt, wird einige Zeit vergehen. Es ist nett, dass Nova Lake APX nun endlich bringt und der Compiler statt den 16 bisherigen Registern nun 32 Register nutzen, wodurch die Load/Store-Anweisungen reduziert werden, was natürlich auch Leistung bringen kann, da weniger gewartet werden muss.
Genauso bringt AVX10.2 weitere Funktionen, die Leistung bringen werden, bis das bei Standardsoftware ankommt, wird es allerdings nooch brauchen. Damit sind gerade die Leistungssteigerungen dieser beiden, wenn die da in den 20 % mit drin sind, schon mal Faktoren, die aktuell primär für Spezialanwendungen gelten. Bis APX und AVX10.2 in der breiten Masse ankommen, werden beide Erweiterungen auch bei AMD vorhanden sein und bis dahin könnte Nova Lake bereits "veraltet" sein. APX und AVX10.2 sind beides nun Erweiterungen, an denen Intel und AMD arbeiten.
bLLC wiederum wird sich in der Form noch zeigen, wie "effektiv" er ist bei der Leistung. Intel hat aktuell den besseren "MC", weil dieser deutlich direkter mit den Kernen verbunden war. Hier hatte AMD seit Zen 2 ein Stückweit das nachsehen. Bei AMD hat der große L3-Cache zum Teil auch die Probleme, die durch den Aufbau entstanden sind, kompensieren müssen. Natürlich wird Nova Lake auch davon profitieren und wenn vielleicht nicht ganz so stark bei der Geschwindigkeit, dann bei der Effizienz.
Die Sache ist aktuell - egal ob Intel oder AMD - es gibt sehr viele "Unbekannte" bei beiden Firmen. Bei Intel hört man vom bLLC, bei AMD vom Umbau des Chiplets und dr Änderung der "Infrastruktur". Darüber hinaus sind es die üblichen Angaben: Mehr Cache. Darüberhinaus? Die Wandlung zum "Big-Core" haben beide Firmen mit damals AlderLake und bei AMD mit Zen 5 vollzogen. Brachte teilweise weniger als erwartet.
AMD arbeitet jetzt an der Infrastruktur, was noch mal richtig viel bringen kann, das hat man zwischen Zen 2 und Zen 3 gesehen. Muss nicht, kann. Intel wiederum führt mit Nova Lake das erste mal wirklich "Chiples" ein im Consumer-Bereich, in dem sie zwei "8/16"-Chiplets verbinden, dazu die LPE wo, egal. Es wird sich hier zeigen müssen, ob alles so perfekt läuft, wie erwartet oder ob es in bestimmten Fällen fallstricke gibt.
Bisher hatte Intel zwar "Chiplets" eingeführt, nur waren es weitgehend dennoch Monolithen, bei der für die "Leistung" unkritische Parts in eigene Chiplets ausgelagert wurden. Im Serverbereich hat sich bei Saphire-Rapids und Co allerdings auch gezeigt, dass die Laufzeit zum RAM je nach Kern exorbitant sind und wenn der Speicherbereich, auf den dern Kern zu greifen muss, im falschen "Chiplet" liegt, gute Nacht.
Der Leaker erscheint mir etwas zu sehr "Pro-Intel" eingestellt zu sein.
Möglich, es könnte aber auch sein, dass er einfach verschiedene Zahlen durcheinander bringt oder überintrepretiert. Man sieht doch auch aktuell bei Zen 5 und Arrow Lake, dass es teilweise spezialfälle gibt, bei den Zen 5 mit Arrow Lake den Boden wischen kann und umgekehrt gibt es das auch.
Man sah ja 2019 bei Rocket Lake mit AVX512, dass in speziellen Szenarien dann Rocket Lake richtig schnell war (bitte nicht aufs Jahr festnageln!). Damals hat aber kaum Software AVX512 verwendet, da es dafür die Basis noch nicht gab.
Da bei Zen 6 die Infinity Fabric als Verbindungsstück weg kommt, wird es keine Probleme mehr mit 1:1 geben.
Das stimmt so nicht, auch Zen 6 wird weiterhin auf den Infinity Fabric setzen, man muss an der Stelle zwischen verschiedenen Ebenen auch trennen. Es ist jetzt an der Stelle etwas kompliziert bei der Erklärung, weil es ja "vollständig" Hardware ist.
Du musst an der Stelle zwischen Protokoll und der physischen Implementation unterscheiden. Zen 6 wird weiterhin beim Infinity Fabric-Protokoll bleiben, das wird nicht abgelöst. Das Protokoll kann dabei "physisch" in der Hardware unterschiedlich implementiert werden und genau das hat sich AMD seit Zen 1 auch zu Nutze gemacht. Es wird beim IF von AMD auch entsprechend der Verbindungsart entsprechende "Anforderungen" definiert und darauf ausgelegt.
So konnte bei Zen 1 der IF Chip intern schneller arbeiten, als wenn es vom Chip zu Chip ging. Die "physikalische" Verbindung der Chips bei Zen 1 lief damals dann über PCIe-Lanes, die auf deim Interposer verschaltet wurden. Das Protokoll Infinity Fabric war sowohl Chip-Intern als auch "over PCIe" für die Inter-Chip Kommunikation.
Mit Zen 2 hat AMD dann das IF-Protokoll beibehalten, jedoch auch sowohl für die interne Kommunikation im Chip als auch die Inter-Chip-Kommunikation angepasst. Intern ist dabei der IF immer noch schneller - auch "inter-Core", als dann im ganzen CPU-Package.
Und auch jetzt bleibt das Protokoll Infinity Fabric, während jedoch die Anforderungen für die Inter-Chip-Kommunikation noch mal verschärft werden und das geändert. Die neuen physichen Möglichenkeiten bringen ein neues IF.
