Die Daten die vom Chipsatz zur CPU sollen, müssen nun mal durch das DMI durch. 4 Lanes Nadelöhr. Egal wie viel Lanes der Chipsatz hat. Aber ja, Du hast Recht, da war ich wohl ungenau.
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Du hast eben den Vorteil, dass die Geräte miteinander kommunizieren können.
Das geht bei Lanes von der CPU nicht. Will die SSD in dem einem Slot mit der SSD im anderen Slot kommunizieren, muss alles durch die CPU geschickt werden, das die Latenzen erhöht.
Und wenn du dann noch zu einer Sata SSD willst, geht es nur noch mit PCIe 2.0 weiter, denn der X99 ist nun mal veraltet.
Abgesehen davon hast du bei PCIe Steckkarten sowieso in der Regel ein Raid0 Verbund an SSDs drin, denn anders kannst du die Geschwindigkeiten nicht erreichen. Und dann brauchst du auch wieder einen Abnehmer für die Geschwindigkeit.
Und der DMI von Skylake geht in beide Richtungen mit der gleichen Geschwindigkeit zur gleichen Zeit, den kannst du aktuell nicht mit den derzeit verfügbaren Schnittstellen limitieren. Was du limitierst, ist die Anzahl der Lanes. 20 sind nun mal 20, egal ob du da einen oder vier M.2 Slot dran hängst, mehr Lanes gibt es nun mal nicht. Baust du mehr Schnittstellen rein als du Lanes für alle hast, wird nun mal geshared. Egal ob PCH oder CPU Lanes.
Letztendlich wird es aber -- das ist dann wieder meine Spekulation -- darauf hinauslaufen, dass auch irgendwann der PCH in die CPU wandern wird.
Die Northbridge war der Anfang, die Southbridge ist der nächste Schritt.
Dann hast du eine direkte Anbindung von allen Geräten miteinander, in einem eigens in der CPU geschaffenen Bereich, in dem die Verbindungen zusammenlaufen.
doch dann wirst du Lanes brauchen. Ich weiß nicht, wie das dann realisierbar sein wird -- aber mit 40 Lanes kommst du dann nicht mehr aus. Keine Ahnung, was das für den Mittelklasse Sockel bedeutet.
Albern ist aber meiner Meinung nach die Idee von Intel, Kaby Lake X für Sockel 2066 zu fertigen und den dann nur mit 16 Lanes auszustatten.
