Möglichkeiten:
1.) GDDR6X an 512bit-SI (sehr teuer)
2.) mehrere Stacks HBM2e (noch teurer)
3.) Das Problem nicht angehen/herumdrucksen/von "verbesserter Komprimierung" und ähnlichem faseln und dasselbe wie aktuell verbauen (billig)
4.) Die Lösung von AMD/InfinityCache kopieren und es irgendwie minimal anders machen und benennen um nicht das Patent zu verletzen
Ich tippe persönlich auf ne Mischung von 3 und 4 - copy&paste der aktuellen Lösung undn bisschen L3-Cache auf der GPU.
Ergänzende Anmerkungen:
1) Das SI muss nicht zwingend breiter werden (
512 Bit [16 Chips zzgl PHY/Controllern in der GPU] wären verbrauchstechnisch kein Spaß 
). Micron's aktuelle OC-GDDR6 sind offiziell 21 Gpbs-Bausteine, die derzeit jedoch bestenfalls mit 19,5 Gbps betrieben werden. Micron kann hier weiter optimieren sowohl an der Geschwindigkeit als auch am Verbrauch. (
Beispielsweise schwenken die Speicherhersteller gerade skuzessive in Richtung EUV-Fertigung um.)
2) Grundsätzlich immer eine Option, aber halt eben auch ein Preisthema, das zudem schlecht nach unten skaliert, d. h. das käme ausschließlich für einen HighEnd-Chip infrage, der leistungstechnisch so weit oben angesetzt sein müsste, dass man selbst dessen runtergestrippte Varianten noch als HighEnd verkaufen kann. Weiterhin, nutzt man schnelle Bausteine, könnte man schon mit zwei 8er-Stacks auskommen und bspw. Samsung erklärte bereits Anfang 2020 zu seinem Flashbolt, dass die Chips bis auf 4,2 Gbps übertaktet werden können und damit 538 GiB/s pro Stack erreichen. (
Mit drei bzw. konkreter sechs Controllern für drei Stacks hätte man genug Luft um auch ohne OC auszukommen und könnte selbst Profi-Karten üppig ausstatten. Einen runtergestrippten Chip könnte man auch mit zwei Stacks betreiben; auch kombinierbar mit einem leicht vergrößerten L2$.)
3) Ergibt sich nicht wirklich ...
4) Das ist keine "AMD-Lösung" sondern schlicht eine weitere Cache-Stufe im Speichersubsystem, nichts besonderes, hier konkret ein L3$. Um Patente dürfte sich nVidia voraussichtlich da keine Gedanken machen müssen, solange sie ihre Implementierung nicht "
Super Infinity Cache" nennen wollen.

Beispielsweise der GA100 hat 40 MiB L2$, wohlgemerkt L2$, nicht L3$.
5) Als Ergänzung: nVidia bräuchte möglicherweise auch gar keine "
revolutionären Änderungen beim Speicher", sondern könnte vielleicht mit etwas verbrauchsoptimierten (NextGen-)OC-GDDR6-Modulen weiterarbeiten, deren Limits aber etwas weiter ausgedehnt werden, indem man vielleicht einfach nur den L2$ ein wenig vergrößert? (Die 3090 und 3080 Ti nutzen 6 MiB, die 3080 nur noch 5 MiB. )
Am Ende wird man abwarten müssen, wie man sich die Kooperation mit Micron gedacht hat und worauf die ausgelegt ist. War das eher eine lockere Kooperation oder hat man hier langfristig geplant? Es wird sicherlich interessant zu beobachten sein, ob ggf. in 2022 vielleicht der Wendepunkt für ein erstes HBM2-Design im oberen Consumer-HighEnd gekommen sein wird?
Bei AMD wird das vermutlich eher nicht der Fall sein, da die ggf. noch min. ein weiteres mal ihren mit dem IC eingeschalgenen Weg fortsetzen werden und ggf. lediglch den Cache noch ein wenig vergrößern werden um in höheren Auflösungen die Einbußen besser kompensieren zu können.
seit wann können die Amis 5nm?
Äh ... wie meinen? AMD, Intel, nVidia sind alles "Amerikaner" ...
