Geforce-Grafikkarten: Nvidia über 7 Nanometer

[gerX7a]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

nVidia wird nicht drumherum kommen ...

Kannst Du die Zahlen noch mal präzisieren, denn die sehen nicht plausibel aus.
a) Du hast dich voraussichtlich bei der Benennung vertan, denn Du meintest wahrscheinlich "Navi 10" und nicht "Navi 12". Letzterer soll deutlich mehr CUs besitzen und ist daher leistungstechnisch deutlich über dem TU106 anzusetzen. Hinzu kommt, dass die Anzahl Dies/Wafer für Navi 12 vollkommen falsch wäre, denn der wird aktuell mit bis zu 64 CUs gehandelt und daher mit einer Fläche von 350 - 400 mm2.
b) Der Die/Wafer-Wert für den TU106 erscheint mit 149 Dies deutlich zu hoch. Ein plausiblerer Wert liegt gemäß Chipgröße bei um die 116 - 120 verwertbarer Dies/Wafer.
c) Die Defektrate für nVidia ist etwas optimistisch angesetzt, denn es handelt sich hierbei um einen dennoch vergleichsweise großen Chip. Realistischer wären 0,10/cm2, was in 65 % Yield resultiert und nur noch 76 vollständig funktionsfähigen Chips. Und ob nVidia/TSMC den trotz des gut eingefahrenen Prozesses erreicht ...?
d) Der Yield für Navi 10 (von Dir als Navi 12 benannt) ist viel zu optimistisch und verzerrt die gesamte Betrachtung. Bestenfalls wird der gleiche N7-Prozess wie für das Zen2-Chiplet verwendet oder aber der N7P, der vergleichbare Charakteristika hat. Ein realistischerer Wert von Dies/Wafer dürfte für Navi 10 bei bestenfalls um die 218 Dies/Wafer liegen. Nimmt man für das Zen2-Chiplet eine sehr guten Wert von 78 % Yield an (den man derzeit wahrs. eher nicht erreichen wird) und überträgt die Defektrate auf den GPU-Chip, kommt man auf einen Yield von bestenfalls 45 % und etwa 97 voll funktionsfähigen Dies/Wafer.

Letzterer Wert ist von nVidias TU106 gar nicht so weit weg, was schlicht daran liegt, dass hier ein alter, sehr gut eingefahrener Prozess mit einem sehr guten Yield gegen einen neuen/bleeding-edge Prozess verglichen wird.
Fehlerhafte Chips bedeuten aber bei GPU-Designs nicht automatisch, dass diese Dies wertlos sind, denn in vielen Fällen kann man CU/SM-Blöcke deaktivieren und den Die als ein kleineres Produkt verkaufen.

Schlussendlich dürfte diese Beobachtung hier auch ein Grund für nVidia's zögerliche Aussage zu einem neuen Prozess sein. Mit Blick auf HighEnd-Chips würde ich dennoch von einem Upgrade ausgehen (min. auf 10 nm), denn der TU102 hat bspw. in Bezug auf Fläche und Perf/Watt eine Grenze erreicht, die zwangsweise zusätzliche Recheneinheiten und damit Transistoren notwendig macht, insbesondere, wenn nVidia seine Zusage bzgl. einer (relativ gesehen) deutlich gesteigerten Raytracing-Leistung einhalten will. Derartige Zusagen sind ohne mehr Transistoren (also nur durch architektonische Umstellungen) kaum zu erreichen und daher werden die neuen HighEnd-Chips noch komplexer. Vom TU102 passen jetzt schon etwa nur 64 Dies überhaupt auf einen Wafer und selbst mit einem sehr guten Yield kommen dabei bestenfalls (und wahrscheinlich sehr optimistisch) 39 voll funktionsfähige Chips heraus. In diesem Bereich bleibt ein aktuellerer Prozess unvermeidbar, jedoch muss das nicht zwingend ein 7nm-Prozess werden. Einfach mal abwarten ...

 

[BlueKingMuch]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Kannst Du die Zahlen noch mal präzisieren, denn die sehen nicht plausibel aus.

Klar, kein Problem.

Die Site, mit der ich die Ansichten erstellt habe ist die hier:
Die Per Wafer Calculator -

Eingangsdaten bei beiden:

Fläche: jeweils Chipflächen von Navi 10 (251mm²) & TU1016 (445mm²)
Horizontal & Vertical Scribe Line: 0.2
Wafer Diameter: 13in
Edge Loss: 5mm
Defect Density: 0,08 TU106 / 0,1 Navi 10

a) Du hast dich voraussichtlich bei der Benennung vertan, denn Du meintest wahrscheinlich "Navi 10" und nicht "Navi 12".

Richtig, hab die Zahlen Vertauscht, habs ausgebessert, danke für den Hinweis!

Der Die/Wafer-Wert für den TU106 erscheint mit 149 Dies deutlich zu hoch. Ein plausiblerer Wert liegt gemäß Chipgröße bei um die 116 - 120 verwertbarer Dies/Wafer.

Die Werte Ergeben sich aus den Eingangsdaten mit 13in Wafern. Dies habe ich mal angenommen, da die nächsthöhere Größe 450mm gewesen wäre, die laut CB vorerst noch nicht im Einsatz ist.

c) Die Defektrate für nVidia ist etwas optimistisch angesetzt, denn es handelt sich hierbei um einen dennoch vergleichsweise großen Chip. Realistischer wären 0,10/cm2, was in 65 % Yield resultiert und nur noch 76 vollständig funktionsfähigen Chips. Und ob nVidia/TSMC den trotz des gut eingefahrenen Prozesses erreicht ...?
d) Der Yield für Navi 10 (von Dir als Navi 12 benannt) ist viel zu optimistisch und verzerrt die gesamte Betrachtung. Bestenfalls wird der gleiche N7-Prozess wie für das Zen2-Chiplet verwendet oder aber der N7P, der vergleichbare Charakteristika hat. Ein realistischerer Wert von Dies/Wafer dürfte für Navi 10 bei bestenfalls um die 218 Dies/Wafer liegen. Nimmt man für das Zen2-Chiplet eine sehr guten Wert von 78 % Yield an (den man derzeit wahrs. eher nicht erreichen wird) und überträgt die Defektrate auf den GPU-Chip, kommt man auf einen Yield von bestenfalls 45 % und etwa 97 voll funktionsfähigen Dies/Wafer.

Vielen Dank für den Anstoß. bitte aber auch meinen letzten Absatz betrachten, ich hatte gar nie den Anspruch hier plausible Werte zu liefern, mir ging es rein um die Aussage, dass die Yieldrate eines Chips sehr stark auch von der Größe des Chips abhängt, und dies wollte ich in einem Beispielhaften vergleich verdeutlichen, deswegen nahm ich beim 7nm Prozess eine 25% schlechtere Defect Rate an an.

Jedoch war mir nicht bewusst wie stark sich der "Defects per cm² Wert" zwischen Prozessen unterscheiden kann.

Ich habe mal vergleichsweise die 70% Yield bei den Zen2 Chiplets nachgestellt, bei (geschätzt) 12mm Länge und 6,5mm Breite (habe auf die schnelle keine genauen Daten gefunden) und sich ergebender Die-Size von 78mm² bedeutet 70% Yield eine Defect Rate von 0,47/cm². Dass dieser Wert sich nahezu verfünffachen kann hat mich doch etwas erstaunt.

Wenn ich die gleiche Defect Rate nun bei Navi10 einsetze, ergibt das eine Yield Rate von ~34 %, was dann so aussehen könnte bei einem 13in Wafer:


Ich komme allerdings auch auf deine Werte bei 12in Wafer.

 

[gerX7a]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Klar, kein Problem ...

Vielen Dank. - Ok, Du hast mit 13"-Wafern gerechnet. Bei denen ist die Verwendung jedoch nur schwer zu eruieren und insbesondere für den alten 12nm-Prozess würde ich per se 12" Wafer annehmen, erklärt aber die abweichenden Die-Zahlen.

Ja, bei Zen2 liegt man etwa bei 0,50 - 0,40 Defekten/cm2, das ist bedeutend höher als bei Intels eingefahrenem 14nm-Prozess, für den man vielleicht 0,20 - 0,16 Defekte/cm2 annehmen kann, liegt aber schlicht am modernen und komplexeren Prozess. Das massive MultiPattering des N7(P) dürfte hier einen wesentlichen Anteil daran haben.

Und mit einer gegebenen Defektrate resultiert daraus natürlich zwangsweise, dass die Ausbeute unmittelbar von der Chipgröße abhängig ist. Je größer der Chip, desto höher die Wahrscheinlichkeit, dass auf diesem ein Defekt vorliegt.

Interessanter als das Zen2-Chiplet oder eine GPU dürften übrigens die beiden IODs zu Zen2 sein. Hier würde ich annehmen, dass die deutlich weniger fehlertolerant sind als die Chiplets, auf denen man ggf. einen ganzen Kern abschalten kann (oder gar im Zweifelsfall ein ganzes CCX). Wenn aber bspw. auf dem cIOD ein Speicher- oder PCIe-Controller oder ein IF-Link betroffen ist, dürfte das Die ein Totalausfall sein. Rechnet man das durch, ergibt sich übrigens, dass die Fertigung der Consumer-Ryzens für AMD deutlich teuerer ist, als für Intel die Fertigung von deren Consumer-CPUs. (Und zusätzlich kommt hinzu, dass bspw. das Packaging für AMD auch noch wesentlich aufwändiger/teuerer ist.)

Anmerkung für weitere Experimente: AMDs CCD wird üblicherweise mit 74 mm2 angegeben, was sich mit einem Seitenverhältnis (von einem Die-Shot abgeleitet) zu 10,22 x 7,24 mm auflöst (vorausgesetzt, die Grafik wurde nicht gestaucht oder gedehnt. )
Weiterhin interessant ist, dass die Logikdichte von Naiv 10 trotz des geringeren Taktes gar noch deutlich unter der eh schon geringen Dichte des CCDs liegt. Letztere liegt bei rd. 53 MTr/mm2, während Navi 10 einfach gemittelt gar bei nur rd. 41 MTr/mm2 liegt. Apple's A12 (2018) verwendet den N7 mit immerhin 83 MTr/mm2.

 

[gastello]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Ich habe mal vergleichsweise die 70% Yield bei den Zen2 Chiplets nachgestellt.

Die ist zu hoch.

 

[BlueKingMuch]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Vielen Dank. - Ok, Du hast mit 13"-Wafern gerechnet. Bei denen ist die Verwendung jedoch nur schwer zu eruieren und insbesondere für den alten 12nm-Prozess würde ich per se 12" Wafer annehmen, erklärt aber die abweichenden Die-Zahlen.

Gerne. Ich war mir eben nicht sicher welche Wafersize nun gängig ist bei diesen genannten Prozessen, da scheint wohl 12in am gängigsten zu sein wie du richtig erwähnst.

Ja, bei Zen2 liegt man etwa bei 0,50 - 0,40 Defekten/cm2, das ist bedeutend höher als bei Intels eingefahrenem 14nm-Prozess, für den man vielleicht 0,20 - 0,16 Defekte/cm2 annehmen kann, liegt aber schlicht am modernen und komplexeren Prozess. Das massive MultiPattering des N7(P) dürfte hier einen wesentlichen Anteil daran haben.

Dürfte auch erklären warum da nVidia auch etwas am Hadern ist, da die erstmal größere Die - Sizes auch unter gleichem Prozess fahren müssten wegen RT.
Ich frage mich allerdings wie EUV die Defect Rate per cm² beeinflussen wird. Einerseits reduziert man die vielen Zwischenschritte die bei der bisher verwendeten Belichtungstechnologie notwendig waren, andererseits bringt EUV selbst wieder eigene Probleme mit sich.

Interessanter als das Zen2-Chiplet oder eine GPU dürften übrigens die beiden IODs zu Zen2 sein. Hier würde ich annehmen, dass die deutlich weniger fehlertolerant sind als die Chiplets, auf denen man ggf. einen ganzen Kern abschalten kann (oder gar im Zweifelsfall ein ganzes CCX). Wenn aber bspw. auf dem cIOD ein Speicher- oder PCIe-Controller oder ein IF-Link betroffen ist, dürfte das Die ein Totalausfall sein. Rechnet man das durch, ergibt sich übrigens, dass die Fertigung der Consumer-Ryzens für AMD deutlich teuerer ist, als für Intel die Fertigung von deren Consumer-CPUs. (Und zusätzlich kommt hinzu, dass bspw. das Packaging für AMD auch noch wesentlich aufwändiger/teuerer ist.)

Und genau deswegen macht es nun doppelt Sinn, warum AMD dafür einen "alten" bzw. gut eingefahrenen 14nm Prozess verwendet. Einerseits ist der Prozess günstiger, und andererseits hat man weniger Defekte Dies zu erwarten trotz der Größe.

Anmerkung für weitere Experimente: AMDs CCD wird üblicherweise mit 74 mm2 angegeben, was sich mit einem Seitenverhältnis (von einem Die-Shot abgeleitet) zu 10,22 x 7,24 mm auflöst (vorausgesetzt, die Grafik wurde nicht gestaucht oder gedehnt. )

Vielen Dank!

Weiterhin interessant ist, dass die Logikdichte von Naiv 10 trotz des geringeren Taktes gar noch deutlich unter der eh schon geringen Dichte des CCDs liegt. Letztere liegt bei rd. 53 MTr/mm2, während Navi 10 einfach gemittelt gar bei nur rd. 41 MTr/mm2 liegt. Apple's A12 (2018) verwendet den N7 mit immerhin 83 MTr/mm2.

Eine Vermutung/Erklärung liegt schlicht am verwendeten Leistungslevel. Apple's A12 hat so mit Peakwerten um die vielleicht maximal 5-10 Watt zu kämpfen, während der Navi Die für das mehr als 10-Fache designed wurde.

Vereinfacht gesagt:
Die Kupferbahnen dürfen sich bei den (nun im neuen Prozess) enger liegenden Leiterbahnen, die auch noch kleiner sind nicht zu viel gegenseitig beeinflussen (Stichwort Parasitäre Kapazitäten), und bei einer über 10-fach größeren Leistungsaufnahme dürfte dieses Problem erheblich größer sein als bei Apple's Smartphone Chip. Auch Temperaturbedingt.

Deswegen wird man die Elemente weiter auseinander platziert haben im Schaltbild/Design. Nicht umsonst "verbaut" AMD viele Sensoren mit rein, die die Temperaturen bzw den Hotspot messen.

Die ist zu hoch.

Ich habe was die 70% Yield Rate betrifft diese Quellen gefunden:
AMD Zen 2 CPU yields are potentially twice that of Intel’s top server chips | PCGamesN
AMD is reportedly achieving great yields on their Zen 2 CPU dies, but not as good as last-gen | OC3D News
AMD Zen 2: Production yields for Ryzen 3000 Dies at 70 percent
https://www.pcgameshardware.de/AMD-Zen-Architektur-261795/News/Gute-Ausbeute-bei-den-Core-Dies-1280294/

Hast du eine Quelle zu deiner Aussage?

 

[gerX7a]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Gerne. Ich war mir eben nicht sicher welche Wafersize nun gängig ist bei diesen genannten Prozessen, da scheint wohl 12in am gängigsten zu sein wie du richtig erwähnst.

Naja, das ist eher eine konservative Abschätzung von mir. Wie gängig mittlerweile 13-inch Wafer sind, kann ich auch nicht sagen. Ich habe mal versucht was zu den ASML-Scannern und der verarbeiteten Wafer-Größe (oder bspw. Upgradefähigkeit) zu finde, aber Fehlanzeige.

Ich frage mich allerdings wie EUV die Defect Rate per cm² beeinflussen wird. Einerseits reduziert man die vielen Zwischenschritte die bei der bisher verwendeten Belichtungstechnologie notwendig waren, andererseits bringt EUV selbst wieder eigene Probleme mit sich.

Ja, ist schwer einzuschätzen. Entgegen DUV muss EUV im Vakuum operieren, da bereits Luftmoleküle die 13,5nm-Strahlung bereits zu stark absorbieren. Vorteilhaft ist, dass das aufwändige MultiPattering (teilweise) entfallen kann. Zu berücksichtigen ist jedoch, dass bspw. der N7+ lediglich vier Lagen mittels EUV belichtet, während der Rest weiterhin mit DUV bearbeitet wird.
Wie Du schon selbst herausgefunden hast, vermeldte man bereits unmittelbar vorm Ryzen-Launch einen Yield von 70 % für den N7, was auch nicht verwundert, da der Prozess seit etwa 2Q18 produktiv genutzt wird. Im Oktober 2019 vermeldete TSMC, dass der N7+, der seit Mitte 2019 produktiv ist, nun einen zum N7 vergleichbaren Yield erreicht hat, jedoch meldete bspw. Ende Oktober wccftech, dass der Yield des N7+ laut ihren Quellen wieder unter 70 % gefallen sei.
Man wird abwarten müssen. Bis AMD den mit Zen3 nutzen wird, vergehen noch einige Monate, die TSMC in die Optimierung stecken kann.

Und genau deswegen macht es nun doppelt Sinn, warum AMD dafür einen "alten" bzw. gut eingefahrenen 14nm Prozess verwendet. Einerseits ist der Prozess günstiger, und andererseits hat man weniger Defekte Dies zu erwarten trotz der Größe.

Von mir ein klares Jain In einer Überschlagsrechnung komme ich darauf, dass die Waferkosten für 1000 CPUs bzgl. dem 12nm cIOD höher liegen als für das 7nm-CCD und den cIOD wird GF wahrscheinlich nicht mit mehr als 80 % Yield fertigen, denn der ist mit 2,1 Mrd. Transistoren und 125 mm2 bereits recht komplex. *) Hier gehe ich eher davon aus, dass man sich eine wesentlich teuere, zweite 7nm-Entwicklung nicht leisten konnte/wollte. Hinzu kommt, dass man den sIOD des Epyc/Threadripper, der schon ein regelrechter Monsterchip ist, nicht zu klein fertigen lassen konnte, da an diesen sehr viel angeschlossen werden muss, was schlicht Platzprobleme bereitet hätte (die vielen IF-Links der bis zu acht CCDs sowie bspw. die vielen Speicher- und PCIe-Controller/Lanes, etc). Wesentliche Funktionsblöcke teilen sich die beiden IODs jedoch, auch wenn die Skalierung auf dem sIOD anders aussieht, aber derartige Übertragungen/Synergien wären nicht möglich gewesen, wenn man den einen Chip für GF und den anderen für TSMC entwickelt hätte (unterschiedliches Tooling und unterschiedliche Libs). So zumindest meine Vermutung.

*) Kleiner Vergleich am Rande: Intel fertigte den i7-6700K mit 4 Kernen, 8 MiB L3 und der iGPU in 14nm mit 1,75 Mrd. Transistoren. Die Chipfläche betrug laut wikichip 122 mm2.

Eine Vermutung/Erklärung liegt schlicht am verwendeten Leistungslevel. Apple's A12 hat so mit Peakwerten um die vielleicht maximal 5-10 Watt zu kämpfen, während der Navi Die für das mehr als 10-Fache designed wurde.

Ja, so etwas dürfte wahrscheinlich der ausschlaggebende Faktor sein, obwohl der A12 bis zu 2,49 GHz erreicht (auf seinen beiden Vortex-Kernen). Zudem dürfte das Design einfacher sein, ggf. nur in-order, kein L3, etc. Hinzu kommt, dass die vier langsamen Tempest genannten Kerne wahrscheinlich auch mit nahezu der höchsten Logikdichte implementiert sein könnten.
Bemerkenswert ist die geringe Dichte bei AMD auch im Vergleich zu Intel, deren Lib für die schnellsten Elemente, die Ultra High Performance Lib, immerhin bereits 67 MTr/mm2 implementiert. AMD musste hier offensichtlich sehr viel Platz einräumen und viele Fins pro Zelle verwenden, um die hohen Takraten des CCDs überhaupt zu ermöglichen.

 

[Khabarak]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Bei eurer Diskussion vergesst ihr offenbar ein paar Details um den IO Die.

1) Er wird nicht in 7nm gefertigt, weil die Elemente im IO Die einfach nicht gut shrinken.
2) auch teildefekte IO Dies können als X570 Chips benutzt werden.

Edit:
Die geringe Transistordichte dürfte dem vergleichsweise neuen Prozess geschuldet sein.
Die Zen2 Entwicklung war schon recht weit fortgeschritten, als Zen 1 in Produktion ging.
Selbst Zen 3 dürfte maximal eine leicht erhöhte Dichte haben, weil sie einfach den damals noch neuen Prozess kompensieren.
Zen 4 dürfte auch noch ähnliches mitbringen, weil 7n+ ja wieder eine Neuerung in der Herstellung ist.


Intel kommt auch nicht von Ungefähr auf die hohe Transistordichte.
Sie produzieren inzwischen die 5., oder 6. Generation an CPUs auf dem gleichen 14nm Prozess, der parallel auch noch verbessert wurde.

 

[gerX7a]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Bei eurer Diskussion vergesst ihr offenbar ein paar Details um den IO Die.

Warum? Der war nur nicht primärer Diskussionsbestandteil, wird aber dennoch oben erwähnt. Die Aussage bzgl. des Shrinks ist nicht plausibel; technisch hätte man das machen können, aber wahrscheinlich sprachen Kosten und beim sIOD die beträchtliche Zahl notwendiger Kontaktierungen dagegen. Abseits dessen wird nur der cIOD des Ryzen als PCH verwendet. Bei Fehlern im sIOD wird es schwieriger.
Beispielsweise sIODs mit defekten Speichercontroller könnten aber auf der TXR40-Plattform verwendet werden.

Die geringe Transistordichte dürfte dem vergleichsweise neuen Prozess geschuldet sein.

Nein. TSMCs N7 ist mit seiner High Density-Lib bis zu etwa 100 MTr/mm2 entwickelt worden und wie bereits geschrieben verwendete bereits Apple in 2018 den N7 für seinen A12 mit rd. 83 MTr/mm2 und dementsprechend eine deutlich frühere Version des Prozesses als es AMD mit dem Zen2-Chiplet tut.

Selbst Zen 3 dürfte maximal eine leicht erhöhte Dichte haben, weil sie einfach den damals noch neuen Prozess kompensieren.

Selbstredend und kompensiert wird da kein neuer Prozess, sondern bestenfalls die deutlich kleinere Strukturgröße. TSMC gibt den N7+ im Vergleich zum N7 mit einer möglichen Flächenreduktion um die 17 % an, mehr nicht. Größere Sprünge werden diesbezüglich erst mit dem nächten Full-Node möglich sein, d. h. dem N5.
Die moderate Steigerung sollte auch nicht verwundern, da im N7+ nur vier Schichten mittels EUV belichtet werden. Und da AMD offensichtlich die Transistordichte für das leistungsstarke und hoch taktende Zen2-Design soweit reduzieren musste, wird es auch in vergleichbarer Art auf den N7+ übertragen werden müssen. (Erwarten für Zen3 würde ich um die 60 - 66 MTr/mm2.)

Der N7+ ist bereits seit Mitte 2019 produktiv (dessen Risk-Production-Phase endete Ende Mai'19) und hat mittlerweile vergleichbare Yields zum N7 erreicht. Und bis zum Beginn von AMDs Massenfertigung in 2Q20 kann TSMC dem noch verbleibende Kinderkrankheiten austreiben.

Zu Zen4 kann man noch nichts sagen. AMD könnte aus Kostengründen beim N7+ bleiben, könnte aber auch auf den N5 wechseln oder sogar den in der Entwicklung befindlichen N5P abpassen.

Intel kommt auch nicht von Ungefähr auf die hohe Transistordichte.
Sie produzieren inzwischen die 5., oder 6. Generation an CPUs auf dem gleichen 14nm Prozess, der parallel auch noch verbessert wurde.

Was hat TSMCs-Design mit Intel zu tun? Und hier sind deren 14nm nicht mit den 10nm zu verwechseln. Deren 14nm++ erreicht maximal eine Dichte von 37 MTr/mm2, jedoch kann diese High Desnity-Lib nicht für die schnellen Bereiche einer CPU genutzt werden, sodass auch hier mit einer nochmals geringeren Logikdichte gearbeitet werden muss.
Abseits dessen, wie schon gesagt, sind Intels 10nm (P1274) und TSMCs N7 (CLN7FF) in etwa vergleichbar und beide kommen mit ihrer High Density Lib auf etwa bis zu 100 MTr/mm2.

 

[gastello]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Hast du eine Quelle zu deiner Aussage?

Leider nicht offiziell (frei verfügbar belastbare). N7 war von anfänglich 70 Prozent darunter gefallen - was zuletzt auch Apple betraf. TSMC brachen wiederholt vorkalkulierte Gewinne weg. Auch wenn es dann eher Spekulatius ist - würde ich nicht von dauerhaft 70% Yieldrate ausgehen. Zudem mußte in der Qualitätskontrolle optimiert werden. In Verfahren ist es üblich das die Ausbeute auch stark schwanken kann.

PS: Daran was zu ändern ist im Sinne von "Economic selection of target and upper limits" nicht immer sinnvoll, wenn Investitionen sich nicht ausreichend rentieren und eher N7+ weiter vorangetrieben werden soll. N7 war eher ein Zwischenschritt - weil es machbar war.

 

[Khabarak]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Warum? Der war nur nicht primärer Diskussionsbestandteil, wird aber dennoch oben erwähnt. Die Aussage bzgl. des Shrinks ist nicht plausibel; technisch hätte man das machen können, aber wahrscheinlich sprachen Kosten und beim sIOD die beträchtliche Zahl notwendiger Kontaktierungen dagegen. Abseits dessen wird nur der cIOD des Ryzen als PCH verwendet. Bei Fehlern im sIOD wird es schwieriger.
Beispielsweise sIODs mit defekten Speichercontroller könnten aber auf der TXR40-Plattform verwendet werden.



Nein. TSMCs N7 ist mit seiner High Density-Lib bis zu etwa 100 MTr/mm2 entwickelt worden und wie bereits geschrieben verwendete bereits Apple in 2018 den N7 für seinen A12 mit rd. 83 MTr/mm2 und dementsprechend eine deutlich frühere Version des Prozesses als es AMD mit dem Zen2-Chiplet tut.



Selbstredend und kompensiert wird da kein neuer Prozess, sondern bestenfalls die deutlich kleinere Strukturgröße. TSMC gibt den N7+ im Vergleich zum N7 mit einer möglichen Flächenreduktion um die 17 % an, mehr nicht. Größere Sprünge werden diesbezüglich erst mit dem nächten Full-Node möglich sein, d. h. dem N5.
Die moderate Steigerung sollte auch nicht verwundern, da im N7+ nur vier Schichten mittels EUV belichtet werden. Und da AMD offensichtlich die Transistordichte für das leistungsstarke und hoch taktende Zen2-Design soweit reduzieren musste, wird es auch in vergleichbarer Art auf den N7+ übertragen werden müssen. (Erwarten für Zen3 würde ich um die 60 - 66 MTr/mm2.)

Der N7+ ist bereits seit Mitte 2019 produktiv (dessen Risk-Production-Phase endete Ende Mai'19) und hat mittlerweile vergleichbare Yields zum N7 erreicht. Und bis zum Beginn von AMDs Massenfertigung in 2Q20 kann TSMC dem noch verbleibende Kinderkrankheiten austreiben.

Zu Zen4 kann man noch nichts sagen. AMD könnte aus Kostengründen beim N7+ bleiben, könnte aber auch auf den N5 wechseln oder sogar den in der Entwicklung befindlichen N5P abpassen.



Was hat TSMCs-Design mit Intel zu tun? Und hier sind deren 14nm nicht mit den 10nm zu verwechseln. Deren 14nm++ erreicht maximal eine Dichte von 37 MTr/mm2, jedoch kann diese High Desnity-Lib nicht für die schnellen Bereiche einer CPU genutzt werden, sodass auch hier mit einer nochmals geringeren Logikdichte gearbeitet werden muss.
Abseits dessen, wie schon gesagt, sind Intels 10nm (P1274) und TSMCs N7 (CLN7FF) in etwa vergleichbar und beide kommen mit ihrer High Density Lib auf etwa bis zu 100 MTr/mm2.

Immer dieses Zerpflücken und entfremdendes Weglassen von Teilen des original Beitrags...
Ihr müsst euch den Mist echt nicht von Schaffe abschauen.

1) Ich schrieb, der IO Die wurde wegen zu schlechter "Schrumpofbarkeit" der IO Strukturen auf 14nm belassen - ist so übrigens Originalaussage von AMD und von diversen Seiten bestätigt, dass die auf dem IO befindlichen Teile schlecht schrumpfen - im Vergleich zu den Kernen.

2) Habt ihr selbst in der Diskussion selbst bedacht, dass Apple lediglich im Low Power Segment unterwegs ist und damit eben die hohe Dichte fahren kann. CPUs mit mehr Rechenpower können das eben nicht.

3) Intel hat insofern was mit TSMC zu tun, als dass sie die Transistordichte der aktuellen CPUs ja nicht aus der Luft greifen, sondern durch eine Iteration von 5 Verbesserungsstufen des 14nm Prozesses erreicht haben. Ursprünglich waren die auch nicht bei den aktuellen 37MTr/mm².
Der 10nm Prozess zeigt sehr deutlich, dass er nicht für die von Intel vorgesehene Transistordichte taugt. Es gibt keine reale Verfügbarkeit von 10nm CPUs.

4) Natürlich kompensiert AMD mit der geringeren Dichte einen für sie neuen Prozess. Ist auch nichts neues... oder gar ungewöhnlich.
AMD hat viel Erfahrung mit dem Wechsel auf neue Prozesse und damit verbundenen Risiken. Entsprechend bauen sie Redundanzen und ein wenig geringere Transistordichten ein, um die für neue Prozesse höhere Fehlerrate zu kompensieren.
Vega VII bzw. die MI50 und 60 Versionen waren der erste Schuss bei GPUs.
Daraus wurde gelernt und die RDNA GPUs konnten ein klein wenig bessere Transistordichte fahren.
Bei den CPUs war Zen1 ebenfalls der erste Schuss mit einigen Sicherheiten. Aber Zen+, Zen2 und Zen3 waren in der Entwicklung so nah bei einander, dass nur Zen 3 wirklich von den Erfahrungen mit dem N7 Prozess profitiert und leider gleich wieder Sicherheiten für den neuen N7+ einbauen muss.
Zen2 konnte sicher die Transistordichte etwas erhöhen.
Allerdings werden weder AMD, noch Intel mal eben neue Belichtungsmasken erstellen, wenn die Fehlerrate des Prozesses sinkt und sie etwas dichter packen können.
Das passiert dann erst mit der nächsten CPU / GPU Generation auf dem gleichen Prozess.

Auch das ist eigentlich alles ein ziemlich alter Hut und schon zur Genüge auf diversen Techseiten besprochen worden.
Jetzt noch drüber zu fabulieren, weshalb AMD eine geringere Transistordichte als Intel hat, ist nicht wirklich zielführend. (Wie ihr in den vorhergehenden Beiträgen gemacht habt)
Intel optimiert den 14nm Prozess zu tode, um aus der Xten Skylake Refresh Version noch mehr Leistung zu holen.
Mit jedem + am Prozess können sie dichter packen, weil die Fehlerrate sinkt.

AMD steht im Vergleich mit einem sehr neuen Prozess da und kann deshalb bei weitem nicht so dicht packen. N7 und N7+ sind auch keine auf einander aufbauenden Iterationen. Das Einsetzen von EUV bringt eigene Fehler mit sich und so kann man das nicht als reine Verbesserung von N7 sehen. Auch wenn der Yield inzwischen gleichauf mit N7 liegt, hilft das AMD nicht, da Zen3 schon Produktionsreif ist und damit auch die Belichtungsmasken fertig sind.
Da sind aber auch wieder eigene Gegenmaßnahmen gegen die anfänglich hohe Fehlerdichte eingebaut - und selbst die aktuelle Ausbeute aus N7 ist bei weitem noch nicht so gut, wie beim alten 14nm Prozess bei GF.
N7 liegt bei ca. 70% 8 core Yields... 14nm von GloFo war bei über 90%.
Wenn du jetzt noch glaubst, die geringere Transistordichte gehört nicht zu Gegenmaßnahmen gegen geringe Ausbeute, bin ich echt überfragt, wie man es dir besser zeigen kann.

Ist jetzt klar, weshalb ich Intels Prozess mit AMD verglichen hab?

 

[cryhme187]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Das stimmt so nicht.Durch den GamePass habe ich jetzt Spiele runtergeladen die 300 oder 400 Euro wert sind.Manche gelöscht und manche spiele ich.Mit 10 Euro im Monat.Allein für Shadow of the Tomb Raider hätte ich bei einem Kauf bei Saturn oder Real 50€ ausgegeben.

Habe das Spiel für 12 Euro aus dem Humble Bundle Classic im Januar, permanent.

 

[gerX7a]

AW: Geforce-Grafikkarten: Nvidia über 7 Nanometer

Immer dieses Zerpflücken und entfremdendes Weglassen von Teilen des original Beitrags...
Ihr müsst euch den Mist echt nicht von Schaffe abschauen. [...]

"Zerpflücken und entfremdenden" scheint eher dein Metier zu sein und dass du dich unverstanden fühlst, hat nichts mit "Weglassen" zu tun, denn der Originalbeitrag wurde jedes Mal verlinkt, zumal es bei den konkreten Postings gar umso lächerlicher wird, da diese direkt untereinander stehen. Ich gehe nur mal auf ein paar Dinge ein:

a) "Schlechte Schrumpofbarkeit", ist so in etwa eine Aussage analog der Sportlervariante "vom Feeling her hatte er ein gutes Gefühl". Die Designs wurden nicht geshrinkt, weil sie nicht gut shrinkbar sind oder halt weil sie nun mal nicht geshrinkt wurden.
Technisch hätte man die selbstredend auf einen kleineren Node bringen können, aber, um es mit deinen Worten zu sagen: "zielführender" wäre wohl gewesen, zu sagen, dass dies nicht getan wurde aufgrund von Gründen wie voraussichtlich Platzbedarf, Fertigungskosten, vertragliche Erwägungen, etc.

b) Intels 14nm-Iterationen haben wenig mit 10nm zu tun, bzw. laut B.Swan eher umgekehrt, dass man durch die 10nm-Entwicklung noch weiteres Optimierungspotential bei 14nm entdeckt hat. Und die Logikdichte war ein selbstgestecktes Ziel, dass man ursprünglich zu optimistisch angesetzt hatte (22nm auf 14nm waren bereits Faktor 2,4 bzgl. der Logikdichte; für 10nm kam man zu selbstsicher auf die Idee Faktor 2,7 anzupeilen, was schlussendlich schief ging, wie hinlänglich bekannt ist).
"Es gibt keine reale Verfügbarkeit von 10nm CPUs." Ah, dann verkaufen Microsoft, Lenovo, Acer und bspw. Dell wohl Vaporware und die Ice Lake U-Tests sind alle frei erfunden. Komm' mal unter deinem Aluhut hervor.

c) "Entsprechend bauen sie Redundanzen und ein wenig geringere Transistordichten ein, um die für neue Prozesse höhere Fehlerrate zu kompensieren."
Je größer das Die wird, desto schwerer schlagen sich Fertigungsdefekte in Form eines schlechteren Yield nieder, was die Fertigung verteuert bzw. Chipausbeute senkt. Wie schon oben mehrfach geschrieben, ist die geringe Transistordichte ein Zugesträndnis an die kleinen Strukturgrößen in Verbindung mit dem Ziel der Fertigung eines HighPower/HighClock-Produktes.
Ursprünglich war die Erwähnung der Logikdichte nur ein wertungsfreier, interessanter Nebenaspekt zwischen mir und BlueKingMuch, den du aus unerfindlichen Gründen nun zerpfückt hast, ohne was sachdienliches dazu beitragen zu können, sozusagen "kaputtfabuliert" hast in dem Bestreben, anderen vorzuschreiben, welche Betrachtungen "zielführend" sind und welche nicht.

d) "Zen2 konnte sicher die Transistordichte etwas erhöhen". Erhöhen in Bezug auf was? Denn in Bezug auf Zen/+ kannst du wohl zweifelsfrei nicht gemeint haben, denn diese Aussage wäre vollkommen obsolet, denn für TSMCs N7 keine Erhöhung im Vergleich zu GFs 12LP oder gar 14LPP anzunehmen, wäre absurd. (Das alte Zeppelin-Die [Zen+/12LP] kommt nur auf gemittelte 22,5 MTr/mm2 und hierbei hat AMD zudem weitestgehend auf die mögliche Flächeneinsparung ausgehend vom 14LPP verzichtet, zugunsten einer höheren Performance.)

e) "Intel ... Mit jedem + am Prozess können sie dichter packen, weil die Fehlerrate sinkt." Ist übrigens falsch, denn Intel hat in 2018 mit 14nm++ die maximale Logikdichte des Prozesses explizit reduziert. Der ursprüngliche 14nm-Prozess (2014) erreichte bis zu 44 MTr/mm2, während man in 2018 zwecks höherem Takt die Dichte auf maximal 37 MTr/mm2 verrinigerte. (Wobei sich beide Angaben auf die High Density-Libs beziehen. Wesentliche Prozessorbereiche verwenden eine deutlich geringere Dichte, die entsprechend auch mit 14nm++ wieder sank, weil man ansonsten heute keine 5 GHz-Prozessoren anbieten könnte.)

f) "AMD steht im Vergleich mit einem sehr neuen Prozess da und kann deshalb bei weitem nicht so dicht packen." Wie oft willst du den Unsinn noch wiederholen? Der N7 ist nicht neu. Der Prozess befindet sich bei TSMC schon seit April 2018 in der High Volume Production und auch für AMD ist der Prozess nicht neu, denn die Massenfertigung von Vega 20 im N7 begann bereits deutlich vor dem Zen2-Chiplet. Und ganz offensichtlich hat es Apple bereits in 2Q18 geschafft seinen A12 mit 83 MTr/mm2 zu fertigen (der übrigens gar noch 12 % größer ist als das Zen2-Chiplet), sodass ein vermeintlich neuer Prozess nicht die Begründung für die Verwendung der geringeren Logikdichte sein kann. Ganz abgesehen davon, dass man Apple zur Erklärung nicht einmal heranziehen müsste, denn derartige Designentscheidungen sieht man auch bei den größeren Nodes und entsprechenden x86-Produkten. Und noch obskurer wird es, wenn man deine "Begründung" auf den seit 2014 von Intel verwendeten P1272 anwendet, aber da scheint dir offensichtlich kein Licht aufzugehen.

g) "14nm von GloFo war bei über 90% [Yield, im Kontext zu Zen]" solltest du erst mal mit einer Quelle belegen, denn derartig hohe Werte erreichen die Hersteller typischerweise nur bei Speicherbausteinen, nicht jedoch bei komplexen Logikbausteinen wie CPUs und GPUs und nicht nur dass du 90 % schreibst, es sollen auch gleich noch über 90 % gewesen sein.
Im Mai 2017 gab es Gerüchte zu einer angeblich hohen Ausbeute bei der Zen-Fertigung von über 80 % (nicht 90 %), die jedoch bereits problematisch waren, denn die jeweils zitierte Originalquelle, explizit als Rumor gekennzeichnet, schrieb nur von "about 80 %", während viele re-zitierende Quelle daraus ein "über 80 %" machten.