AMD Ryzen: 16-Kerner nutzt angeblich gleichen Sockel wie Naples

[Korn86]

Das Ding wird auch als letztes in einem reinen Spielerechner zu finden sein
Nicht immer nur an die eigenen Anforderungen denken

Abseits von Serveranwendungen bringen so viele Threads selbst in den meisten Anwendungen kaum einen Vorteil, da man nicht alles parallelisieren kann

 

[Bromart]

In Rechnern, welche nicht zum zocken sind und man trotz allem die Leistung von 16+ Kernen brauchte, sind im Regelfall Workstations. Und in dem Segment hat Intel schon seit 2014, mit dem E5-26xx v3, 16+ Kerner. Btw. ist der Übergang von Enthusiasten-PC zu Workstation eh fließend. Trotz allem freue ich mich schon auf den 16-Kerner, bis jetzt hat jeder Ryzen seine Lücke gefunden - und sei es "nur" als 8-Kerner in meinem Streaming-PC wo er einen top Job macht.

 

[bschicht86]

Das wird ja langsam interessant, wenn man auf IPC "verzichten" kann. Quad-Channel und bis zu 64 PCI-E Lanes. Was will man mehr.

 

[chiquita]

Also 1 CCX = Single Channel, 4 CCX und somit 16 Kerne = Quad Channel, wenn dann aber ein 32 Kerner mit 8 CCX schon Octachannel bieten könnte , würde doch ein 48 Kerner Naples mit 12 CCX einen Dodeca Channel anbieten also 12 Kanäle ??^^

 

[VikingGe]

Wer behauptet eigentlich, dass ein CCX nur auf einen Speichercontroller zugreifen können soll? Das ergibt (v.a. mit Hinblick auf Raven Ridge) vorne und hinten keinen Sinn und erklärt auch nicht, warum 4+0 Kerne quasi immer schneller sind als 2+2 Kerne.

 

[Korn86]

Wer behauptet eigentlich, dass ein CCX nur auf einen Speichercontroller zugreifen können soll? Das ergibt (v.a. mit Hinblick auf Raven Ridge) vorne und hinten keinen Sinn und erklärt auch nicht, warum 4+0 Kerne quasi immer schneller sind als 2+2 Kerne.

Weil die CPU bei 4+0 nicht über den Flaschenhals des Todes aka CCX kommunizieren muss

 

[Hobbybastler1997]

Müssen sie doch so oder so

 

[PCGH_Torsten]

So einen großen Sockel halte ich, selbst für eine Enthusiasten Plattform, für unrealistisch. Selbst wenn nur die Hälfte der Pins überhaupt auf dem Mainboard verbunden wäre, wäre die benötigte Fläche, inklusive der für die Spannungswandler+Kühlung und der Keep-Out-Area für den Luftkühler der min. 200 Watt handeln können sollte, absurd groß und selbst auf einem E-ATX Board schwer unterzubringen. Das würde die Mainboards und die Prozis an sich nur unnötig verteueren. Denke mal ehr, dass sich hinter SP3r2 ein aufgebohrter G34 versteckt also ca. halbsoviele Pins (~2000) und für Quad-Channel DDR4 und höhere TDP ausgelegt.

Der G34 verwendet eine komplett andere Plattformarchitektur. Möglicherweise könnte AMD den physischen Aufbau recyclen, bislang nutzt G34 aber keine mit DDR4 vergleichbaren Datenraten und in jedem Fall müsste AMD die komplette Plattform drum herum neu entwickeln.

Wie sehen denn da die boards aus, wenn du 8 riegel einbauen kannst/musst?
Oder haben die Boards nur 8 RAM Bänke?
Und wie groß ist der Sockel selbst?
Sockel 2011-3 ist ja schon groß. Sockel 3647 von Intel ist ja schon gigantisch, aber wie fett ist dann Sockel 4094?
Gibt es da schon Fotos?

Wenige: lga 4094 - Google-Suche

Also 1 CCX = Single Channel, 4 CCX und somit 16 Kerne = Quad Channel, wenn dann aber ein 32 Kerner mit 8 CCX schon Octachannel bieten könnte , würde doch ein 48 Kerner Naples mit 12 CCX einen Dodeca Channel anbieten also 12 Kanäle ??^^

Die Anzahl der Speicherkanäle ist in der Zen-Architektur nicht mit der Anzahl der CCX gekoppelt und diese sagt wiederum wenig über die Anzahl aktiver Kerne in einem Endprodukt aus. Summit Ridge und vermutlich auch die Zeppelin Dies, aus denen Naples zusammengesetzt ist, haben zwar beide zwei Speicherkanäle und zwei CCX, aber zum Beispiel Raven Ridge soll ein CCX mit zwei Kanälen kombinieren. Von allen dreien sind Modelle bekannt oder werden erwartet, bei denen nur die Hälfte der Kerne aktiv ist. 48 Kerne ihrerseits werden erst dem Naples-Nachfolger erwartet, der dann nicht mehr auf Zeppelin basieren sollte. Hier wäre sowohl eine Konfiguration mit drei CCX als auch eine Erweiterung der CCX auf sechs Kerne denkbar.

 

[VikingGe]

Weil die CPU bei 4+0 nicht über den Flaschenhals des Todes aka CCX kommunizieren muss

Die Kommunikation betrifft nur Anwendungen mit (relativ viel) Inter-Core-Datentransfer. Die halbierte Speicherbandbreite auf das Niveau von wirklich langsamen DDR3-Systemen betrifft so ziemlich alles, was von mehr als 20 GB/s Speicherbandbreite profitiert. Spiele fallen in der Regel in beide Kategorien.

Kann mal jemand mit ner Ryzen-CPU entsprechende AIDA-Werte o.ä. posten? Müsste man ja sofort sehen.

 

[Der_Unbekannte]

@ Torsten

Wenn wir davon ausgehen, das dieser SP3r2 wirklich existiert: Macht das ganze überhaupt Sinn, im Grunde den selben Sockel mit selben Pin-Design als HEDT Plattform zu bringen? Sehr viele Ressourcen und Möglichkeiten werden brachliegen. gleichzeitig ist der Sockel gigantisch, was weitere Schwierigkeiten mit sich bringt. Ich denke, solche Single CPU Boards werden EATX Boards sein müssen, um halbwegs IO und PCIE Slots auf das Board zu bekommen.

Ich halte das ganze nach wie vor für ein Fake-Gerücht. Die 12 und 16 Kerner haben wir als BGA Opterons in offiziellen Folien bereits sehen können.

 

[Schaffe89]

Müssen sie doch so oder so

Die Kommunikation über den L3 Cache findet in der Praxis laut AMD nur mit einer Bandbreite von 22GB/s bei maximalspezifiziertem RAM Statt. Siehe Hardware.fr
Heißt also obwohl 2+2 den doppelten Cache besitzt (16mb statt 8), läuft das ganze bis zu 12% langsamer. (Gemessen in BF1 von PCGH).
Das heißt AMD hat hier einen enormen Flaschenhals produziert, der vor allem in Spielen (hohe Kommunikation zwischen den Caches) ordentlich Leistung kostet.

Das ist auch wahrscheinlich der alleinige Grund warum AMD trotz fetter Caches gleicher IPC, ca 15% hinter einem 6900k in Games zurückhängt.
Spannend wird das mit Zen+ wenn dieser Nachteil aufgeweicht wird, dann könnte Zen Skylake X vielleicht sogar schlagen.
Dann muss Intel zwangsweise die Preise senken.

Erinnert mich an den FSB von Intel und an den NB-Takt vom Phenom II x6, das waren auch so Flaschenhälse.
Für das Serverumfeld dürfe die Infinity Fabric aber recht gut sein.

 

[Korn86]

Ich kann bis heute nicht verstehen, wieso man solch einen Flaschenhals bei der Entwicklung nicht bedacht hat...

Sowas hätte doch zumindest spätestens bei den ersten Testsamples auffallen müssen...

Meiner Meinung nach ist das mit der CCX-Verbindung eine Fehlkonstruktion die nicht hätte sein müssen, wenn die Ingenieure nicht "geschlafen" hätten

 

[Schaffe89]

Ich kann bis heute nicht verstehen, wieso man solch einen Flaschenhals bei der Entwicklung nicht bedacht hat...

Weil das modulare Baukastenprinzip den Nachteil wohl aufwiegt.
Ich bin besonders auf Ryzen 3 mit einem CCX und eigener Maske gespannt, die dürften in Spielen trotz fehlendem SMT schneller sein.

 

[Threshold]

Ich kann bis heute nicht verstehen, wieso man solch einen Flaschenhals bei der Entwicklung nicht bedacht hat...

Sowas hätte doch zumindest spätestens bei den ersten Testsamples auffallen müssen...

Meiner Meinung nach ist das mit der CCX-Verbindung eine Fehlkonstruktion die nicht hätte sein müssen, wenn die Ingenieure nicht "geschlafen" hätten

Du darfst nicht vergessen, dass kein Hersteller eine Plattform für PC Spieler entwickelt.
Der PC Spieler nimmt das, was eben übrig bleibt. AMd entwickelt für den Multi Core Markt und da ist die Architektur sehr gut, wie eben die Ergebnisse in Cinebench und Handbrake zeigen.

 

[Korn86]

Du darfst nicht vergessen, dass kein Hersteller eine Plattform für PC Spieler entwickelt.
Der PC Spieler nimmt das, was eben übrig bleibt. AMd entwickelt für den Multi Core Markt und da ist die Architektur sehr gut, wie eben die Ergebnisse in Cinebench und Handbrake zeigen.

Naja, aber da wird es doch bestimmt auch Anwendungen geben wo die CCX-Verbindung limitiert...
Und ein Flaschenhals ist immer schlecht, sowas sollte man generell vermeiden

 

[Schaffe89]

In Spielen lmitiert sie leider ziemlich hart, dafür machts in Anwendungen wohl keinen Unterschied.

 

[Incredible Alk]

Naja, aber da wird es doch bestimmt auch Anwendungen geben wo die CCX-Verbindung limitiert...
Und ein Flaschenhals ist immer schlecht, sowas sollte man generell vermeiden

Du hast die Wahl:
CCX benutzen das hier und da ein Flaschenhals sein kann und dafür variabel CPUs mit 4,6,8,12,16,24,32 Kernen bauen können oder
CCX nicht benutzen und auf höchstens zwei Kernzahlen beschränkt sein (da für mehr Dice AMD kein Kapital hat).

Wenn du mit der Ausgangssituation von AMD (gefühlt kurz vor Insolvenz vor Ryzen) mehrere Bereiche bedienen willst bleibt dir gar nichts anders übrig als modular sprich mit CCX zu bauen.

Das ist hier keine technische Frage (natürlich wäre ohne CCX besser) sondern eine wirtschaftliche.

 

[Korn86]

Du hast die Wahl:
CCX benutzen das hier und da ein Flaschenhals sein kann und dafür variabel CPUs mit 4,6,8,12,16,24,32 Kernen bauen können oder
CCX nicht benutzen und auf höchstens zwei Kernzahlen beschränkt sein (da für mehr Dice AMD kein Kapital hat).

Wenn du mit der Ausgangssituation von AMD (gefühlt kurz vor Insolvenz vor Ryzen) mehrere Bereiche bedienen willst bleibt dir gar nichts anders übrig als modular sprich mit CCX zu bauen.

Das ist hier keine technische Frage (natürlich wäre ohne CCX besser) sondern eine wirtschaftliche.

Ja das leuchtet mir schon ein, da die "CCX-Bauweise" halt wesentlich günstiger ist

Nur hätte AMD den Flaschenhals nicht von vornherein ab Werk weiten können?

Man hätte ja z.B. eine wesentlich größere Bandbreite als nur 22 GB realisieren können

 

[vinacis_vivids]

Die Zeit der super-duper uber gaming cpu ala 7700k ist vorbei

 

[Cleriker]

Noch nicht, aber er wird mMn in den nächsten zwei Jahren im Index hinter dem r7 landen (ist aber eh wurscht da GPU Limit).

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