AMD hat laut Bericht keine Eile mit 5 nm

Und in keinsterweiße steht dort irgend etwas von 8-Kern CCX. Das haben sich die AMD-Fanboys ausgedacht, dazu gibt es nichtmal einen Leak oder sonstiges, es beruht rein darauf das die Fanboys nicht den Unterschied zwischen Cache und CCX verstehen.


Genau das bedeutet ja das Wort LINEAR.


Nein, das ist kein Problem sondern die Lösung. Ansonsten müssten Spiele-Programmierer nicht nur die logik auf einzelne Threads aufteilen sondern tiefsten Zugriff aufs OS und die Hardware haben, ständig das gesammte System überwachen und eigenständig die Threads auf die Kerne lastbezogen verteilen - na dann viel Spaß bei den Entwicklungs



??? Nein? Komplet andere Architektur. Der Ring-Bus ist von dem her ein sehr effizienter schneller BUS. Bei Ryzen sind dagegen die CCD über das IF zusammengehängt, von Core1 auf CCX1 zu Core3 auf CCX2 gehen die Daten halt zuerst durch den Bus von CCX1, dann über das IF zum Bus im CCX2 und von dort zu Core3 - es sind einfach mehr Sprünge.


Und die CCX-Latenzen werden entsprechend steigen während sie das gegenteil vom alten Marketing (von wegen Monolithisch sei für 8 Kerne nicht geeignet) machen.
Aber von AMD-Seite her gibt es dazu einfach 0, Null, nada - reinste Spekulation.



Uhm.... Intel hat derzeit mehrere Bus-Strukturen, Mesh ist ein Bus der eben nach oben hin sogar deutlich besser skaliert (logaritmisch).


Nope, 5nm ist Teuer. Der gleiche Grund warum Nvidia erst jetzt von 12 auf 7 nm umsteigt - anscheind ist sogar ein 700mm² 12nm Chip günstiger als der selbe Chip in 7nm - sonst würden sie es ja nicht so produzieren lassen und ihrern eigenen Gewinn einschneiden.


Das ewige "wenn" - das Intel gerade mit den 14nm aufguss bei Anwendungen (auch in Sachen effizienz) wieder aufgeschlossen hat lassen wir mal neben vor.

Ich gebe dir ja bei allem Recht, aber zwei Fragen drängen sich mir auf.

1.) Der Nachteil des Mesh Systems ist in meinen Augen die notwendige Anzahl von Lanes die mit der Zahl der Kerne immer mehr steigt, daher meines Erachtens nach sehr teuer bei vielen Kernen.
Die Skalierung kann ich nicht genügend beurteilen, verstehe dann aber nicht, wieso eben die Xeons die meines Wissens nach Mesh nutzen im Vergleich noch weiter hinter die Threadrippers und Romes zurück fallen als es die Comet Lakes schon tun?

2.) Zum Ringbus schrieb ich ja genau das, er ist dem AMD System überlegen. Aber dies muss meines Erachtens nach auch mit dem Cache zu tun haben. Denn innerhalb eines CCX ist AMD ja schon langsamer, der einzige Vorteil der AMD Struktur mit dem Umweg IF ist die problemfreie Skalierung, daher auch 16 Kerne und mit Zen3 dann vieleicht sogar 32 Kerne.

Zum monolithischen Design, ich glaube nicht, dass man zurück geht, man mildert nur die Nachteile ab. Mit 8 Kernen pro CCX wird die Kommunikation ja deutlich beschleunigt, auch wenn noch niemand die Cache Struktur kennt (oder hab ich was verpasst?) Vieleicht erleben wir ja eine faustdicke Überraschung und bekommen einen Ringbus innerhalb des CCXs (wäre sowas denkbar?). Denke aber eben auch, dass wir mit Zen 3, spätestens mit Zen4 32 Kerne im Mainstream sehen werden.
 
Ich gebe dir ja bei allem Recht, aber zwei Fragen drängen sich mir auf.

1.) Der Nachteil des Mesh Systems ist in meinen Augen die notwendige Anzahl von Lanes die mit der Zahl der Kerne immer mehr steigt, daher meines Erachtens nach sehr teuer bei vielen Kernen.
Die Skalierung kann ich nicht genügend beurteilen, verstehe dann aber nicht, wieso eben die Xeons die meines Wissens nach Mesh nutzen im Vergleich noch weiter hinter die Threadrippers und Romes zurück fallen als es die Comet Lakes schon tun?

2.) Zum Ringbus schrieb ich ja genau das, er ist dem AMD System überlegen. Aber dies muss meines Erachtens nach auch mit dem Cache zu tun haben. Denn innerhalb eines CCX ist AMD ja schon langsamer, der einzige Vorteil der AMD Struktur mit dem Umweg IF ist die problemfreie Skalierung, daher auch 16 Kerne und mit Zen3 dann vieleicht sogar 32 Kerne.

Zum monolithischen Design, ich glaube nicht, dass man zurück geht, man mildert nur die Nachteile ab. Mit 8 Kernen pro CCX wird die Kommunikation ja deutlich beschleunigt, auch wenn noch niemand die Cache Struktur kennt (oder hab ich was verpasst?) Vieleicht erleben wir ja eine faustdicke Überraschung und bekommen einen Ringbus innerhalb des CCXs (wäre sowas denkbar?). Denke aber eben auch, dass wir mit Zen 3, spätestens mit Zen4 32 Kerne im Mainstream sehen werden.

32 Kerne im Mainstream,mach dich nicht lächerlich.Bei Games geht es nicht so richtig vorwärts.Bei Anwendungen Profitieren auch nur sehr wenige von den mehr an Kernen.Dann noch die höhere Abwärme durch mehr Kerne und womöglich steigt dann auch der Stromverbrauch.Man sieht es ja bei den Threadripper CPUS wie Stromhungrig und auch bei der Abwärme die sind.Der 32 Kerner schafft kühlbar mehr oder weniger so um die 4 ghz.
Das kann man also den Leuten nicht antuen,denn der Kühlaufwand ist einfach zu groß.
Man könnte allerdings 3 solcher aber schon machen.Also eher sehe ich wohl 24 Kerne im Mainstream als 32 Kerne.Denn es spielt ja keine Rolle ob man 3 oder 4 Chiplets man da drauf verwendet.
Zumal es auch teurer in der Produktion für AMD dann sein wird,mehr Kerne dann im Mainstraim zu pressen.
Also ich frage mich somit welche Vorteile bis auf das es dann die noch viel mehr Kerner mit der Zeit dann sparsamer werden,welche wir denn dann sonst noch so an Vorteile haben werden.
Ich sehe also darin keinen signifikanten Vorteil.Irgendwann ist halt auch das Kern Rennen nur noch schleppend möglich.
 
Es wird vielleicht von keinem 8 Kern CCX geredet, weil die Substruktur des CCX ganz wegfällt und es dann nur noch ein CCD mit 8 Kernen pro DIE gibt.

Der Multi-DIE Ansatz kann unabhängig davon weiterhin beibehalten bleiben.
 
AMD könnte dennoch zu Testzwecken Zen3 Chiplets in 5nm produzieren und die nur intern als Pipe Cleaner für den Prozess benutzen.
Die Chips gehen dann nie in Serienproduktion, aber man könnte so ein wenig Entwicklungszeit beim Zen 4 einsparen.
Dann müssen sie nicht gleich sowohl Kompensation des neuen 5nm Prozesses, als auch Fehlerbeseitigung am neuen design in einem Abwasch machen, sondern können an den "alten" Zen 3 Chips die Fehler des Prozesses besser isolieren.
 
Danke das du so schön bestätigst was ich gesagt habe: Reinste Spekulation.
Das einzige was bestätigt ist ist das der L3-Cache nicht mehr geteilt ist. Ob die CCX noch bestehen blieben mit 5 Kernen oder nicht - dazu fällt kein Wort.
Aber wie gesagt - danke für die Bestätigung.

Es gab ein Folie von Mark Papermaster, die wieder entfernt wurde, wo ganz klar ersichtlich war, dass es einen einheitlichen Cache geben wird. Ein solcher Cache macht ohne einen heterogenen Interconnect keinen Sinn.
 
also der 16 kerner mit smt 32 alias zen 3 der ja 4950x wohl heißen wird,kam ja als webseite 4,6 ghz also 1 kerner und dann als allcore 3,7 hghz.Das alleine ist ja auch schon ne kleine Leistungssteigerung.Allerdings wenn man dann eben diese beiden CPUs auf feste allcore Taktraten setzt,dann nehmen die sich beide zum vorgänger nicht mehr so viel.Und da ja 7nm+ wohl das alleine schon für ne Leistungsteigerung bringt.Genau darum steigt ja auch der Takt.
Für mehr reicht es ja eh nicht für den 5 nm.Das ist ja dann ja auch zu wenig Optimierung für 5 nm.Also mal sehen ob das stimmt mit dem Takt.Und auch bei der Leistungssteigerung,das wird ja so allgemein nur von ungefähr 15 - 18 % mehrleistung sprechen.DIe Realen mehrleistung kann ja dann dennoch weniger als diese Mehrleistung sein.Und AMD kann ja die Mehrleistungssteigerung ja auch noch nach unten korregieren.Wer weis.
Sicher ist ja das nichts sicher ist.WIr wissen also somit nur den Takt der CPU und das der Cache 2x32 MB L3 Cache sein wird. Und nicht mehr wie bei Zen 2 4x16 MB L3 Cache.
 
Warum sollte AMD unnötig viel Geld verheizen?

Das würde sich lohnen, wenn man weiter mit den Features vor Intel bleiben will.
Intel hat bei den kleineren Strukturen ja auch nicht geschlafen. Die Prozesse sind in der Entwicklung und mit einem bekannten Design auf einem neuen Prozess spart man sich deutlich Arbeit für die kommenden, neuen Designs.
Vor allem ist die Yield Rate dann schon deutlich höher, wenn es wirklich drauf ankommt.

Bei PCIe 4.0 sind sie Intel deutlich voraus.
Allerdings zeigen die Intel Roadmaps einen baldigen Umstieg auf Generation 5.0 und DDR5
Intel will DDR5 schon 2021 bringen.
Das wäre vor Allem im Serverbereich ziemlich mies für AMDs gerade aufteigenden Marktanteil.

Wenn sie durch ausmerzen von Produktionsfehlern parallel zur Zen 4 Entwicklung ein paar Monate sparen können, wäre dann ein Start vor 2022 möglich.
AMD muss da sehr aufpassen, dass Intel den Trumpf Features nicht zu lange für sich beanspruchen kann.
Es würde nicht bedeuten, dass Zen4 für desktop schneller kommt. Das wäre erst mal nur für die Serverwelt.
 
Das würde sich lohnen, wenn man weiter mit den Features vor Intel bleiben will.
Intel hat bei den kleineren Strukturen ja auch nicht geschlafen. Die Prozesse sind in der Entwicklung und mit einem bekannten Design auf einem neuen Prozess spart man sich deutlich Arbeit für die kommenden, neuen Designs.
Vor allem ist die Yield Rate dann schon deutlich höher, wenn es wirklich drauf ankommt.

Nope.
5nm lohnt sich für AMD jetzt noch nicht.
Wenn man zu früh auf eine neue Technologie setzt, sind die Kosten viel höher, da die Ausbeute schlechter ist.
TSMC soll erst einmal ein paar Smartphone-Chips vom Band laufen lassen, bis dann für AMD möglichst kostengünstig produziert werden kann.
AMD hat sich schon mit HBM gehörig in die Nesseln gesetzt, das gab nur Probleme bei der Produktvorstellung und Fertigung, insbesondere bei der Preisgestaltung hat nicht nur AMD teuer bezahlt.
Und nur weil es einen kleineren Fertigungszyklus gibt, bedeutet das ja wie im Fall von Intel ja auch nicht gleichbedeutend, dass damit ungehindert einfach höhere Taktraten möglich sind.
Ich möchte natürlich auch, dass der 4000er Chip, den ich noch ins Board stecken kann, möglichst viel mehr an Leistung bringen sollte, aber bitte nicht auf Kosten der Unkosten.
 
32 Kerne im Mainstream,mach dich nicht lächerlich.

Bei Games geht es nicht so richtig vorwärts.

Bei Anwendungen Profitieren auch nur sehr wenige von den mehr an Kernen.

Dann noch die höhere Abwärme durch mehr Kerne und womöglich steigt dann auch der Stromverbrauch.

1.) Lächerlich?
Je nach Defintition des Mainstreams mach ich mich bestimmt nicht lächerlich. Wenn du Mainstream im wörtlichen Sinne meinst, hast du Recht, aber da sind auch 16/12/10 Kerne sicherlich nicht angekommen. Ich wage zu behaupten, dass der Mainstream noch bei 4 Kernen steht!

Ich definiere (und so meinte ich die Aussage) es mal so, dass Mainstream das gesammte Ryzen LineUp ist, also von 3100 bis 3950X. In diesem Bereich könnte ich mir 32 Kerne durchaus vorstellen.

2.) Für Games wirst du recht haben, da werden die 32 Kerne nicht viel bringen, auch nicht in zwei Jahren. Aber der Gaming Markt ist ein minimaler Teil des Gesamtmarktes. Es gibt viel viel wichtigere Bereiche, auch im Ryzen LineUp.

3.) Bei Anwendungen widerspreche ich vehement, klar, wenn du die kostenlos angebotene Software nutzt wirst du mit x Kernen kaum Skalierung bekommen. Ein großer Teil der relevanten Anwendungen kann mehr Kerne aber bereits jetzt gut umsetzen. Wie sonst kann man sich z.B. erklären, dass Anwendungen wie HandBrake mehr als doppelt so schnell ablaufen mit einem 32 Kerner wie mit dem 16 Kerner, oder mehr wie 3 mal so schnell wie ein 3600X?

Wenn du mit deiner Aussage ausdrücken wolltes, dass nicht jeder profitieren wird! Dann JA, sonst ist deine Aussage nicht haltbar.

4.) Bzgl. der Abwärme sei dir gesagt, dass wir ausgehend vom heutigen 7nm Prozess durch 5nm eine Reduzierung der Leistungsaufnahme von 40% erreichen können. Ein aktueller 32Kerner skaliert leistungstechnisch am Besten mit einer Verlustleistung von ca. 180W (3960X), minus 40% liegen wir plötzlich bei 108W! Also im Rahmen eines heutigen 16 Kerners! Ausgehend von Zen4.
Für Zen 3 ist meine Mutmaßung sicherlich aktuell sehr optimistisch bis unrealistisch. Dennoch würde ich einen Vorteil in einigen Bereichen sehen, denn die 180W des aktuellen Threadis würden von entsprechenden Boards defintiv erreicht werden und die Mehrleistung wäre schon überraschend groß, gerade bei "professionellen" Anwendungen. Vermutlich wird es aber auch wieder ein 16 Kerner als oberes Limit im Ryzen Portfolio geben und 24-64 Kerne dann erst im Threadripper Bereich.

Zu deiner letzten Aussage, wenn ich sie aufs Gaming beziehe, siehe Punkt 1. Als Gamer wird man mit 32 Kernen keinen signifikanten Vorteil haben, könnte mir dagegen sogar einen Nachteil vorstellen. Aber wir Gamer sind nur ein kleiner, maximal marketingtechnisch wichtiger Markt. Umsatz macht man mit uns kaum. Da sind andere Bereiche viel viel wichtiger. In diesen Bereichen werden die Vorteile aber eben massiv und signifikant ohne Ende sein.
 
Hier mal eine mögliche Topologie des Cache Slice Netzwerkes vom brillanten RetiredEngineer.
Cache_Slice_Topology.png
Quelle

Diese Konstruktion braucht keinen Ringbus und kommt auf der anderen Seite mit max. 2 Hops aus.

Edit: Als Ergänzung dazu: entweder es kommt so oder es kommt der Ringbus. Alles andere macht überhaupt keinen Sinn. Alleine diese Optimierung der Latenzen wird Zen 3 auf das Niveau von Intel bei der Spieleleistung heben. Siehe meine Test dazu. Der 10900K ist bei den Frametimes (P1) rund 15% vor dem 3900X mit gleichem Speicher.

Aber dann kommen noch oben drauf:
  • 200-300Mhz mehr Takt
  • der doppelt so große (pro Anwendung nutzbar) L3 Cache pro CCD
  • mehr IPC
  • Optimierungen am IF
Intel wird so was von die Gaming Krone verlieren! Das ist meiner Meinung nach so sicher wie das Amen in der Kirche.
 
Zuletzt bearbeitet von einem Moderator:
Was ist eine 4-Kern Direktverbindung? Und ja, die mittleren Latenzen werden gewaltig sinken. Die Inter-CCX Latenz ist zur Zeit 250% höher als die Intra-CCX Latenz. Die oben skizzierte Topologie wird wesentlich bessere mittlere Latenzen liefern. Aber hallo!

Ein zusätzlicher Hop im Cache Slice Netzwerk kostet vieleicht 2-3ns. Da ist nix!
 
Hier mal eine mögliche Topologie des Cache Slice Netzwerkes vom brillanten RetiredEngineer.
Anhang anzeigen 1092301
Quelle

Diese Konstruktion braucht keinen Ringbus und kommt auf der anderen Seite mit max. 2 Hops aus.

Edit: Als Ergänzung dazu: entweder es kommt so oder es kommt der Ringbus. Alles andere macht überhaupt keinen Sinn. Alleine diese Optimierung der Latenzen wird Zen 3 auf das Niveau von Intel bei der Spieleleistung heben. Siehe meine Test dazu. Der 10900K ist bei den Frametimes (P1) rund 15% vor dem 3900X mit gleichem Speicher.

Aber dann kommen noch oben drauf:
  • 200-300Mhz mehr Takt
  • der doppelt so große (pro Anwendung nutzbar) L3 Cache pro CCD
  • mehr IPC
  • Optimierungen am IF
Intel wird so was von die Gaming Krone verlieren! Das ist meiner Meinung nach so sicher wie das Amen in der Kirche.


Wie so oft ein echt interessanter Beitrag, ja diese Cache Struktur erscheint mir ja wie geschaffen für ein 8 Kern CCD. Relativ wenig direkte Verbindungen und dennoch kurze Wege.

Interessant wird sein (falls es so kommt), wie die IPC Verbesserungen dann gemeint sind. Denn ich gehe davon aus, dass in diesem Bereich die Cacheverbesserungen schon eingeflossen sind. Dann könnte ich mir aber vorstellen, dass die progostizierten Werte einen Durchschnitt über alles hinweg darstellen, da nicht alles von Cachespielereien in gleichem Maße profitiert. Dann könnte man (auch dank des größeren gemeinsamen Caches) vermutlich in Games einen größeren Sprung bzgl. der Leistung pro Takt als diese 15% machen.
 
Du gehst also davon aus das AMD es jetzt schafft von einer 4-Kerne Direktverbindung zu einer 8Kerne Verbindung mit 2 extra Sprüngen zu gehen (bei der die Verbindungen nicht mehr alle gleichzeitig genutzt werden können) - und dabei dann noch die Latenzen verringert!?!?

Das was ich sehe, ist eine 4 Kern Direktverbindung mal zwei. Darüber hinaus, sind die jeweiligen Packages mit jeweils einer anderen CPU des anderen Packages verbunden? Dann sollte eine Reduzierung der Latenzen durchaus drin sein. Wenn ich mal igors Werte heran nehme, dann haben wir aktuell inter-core Werte (intra CCX) bei AMD von 25ns, bei Intel liegen diese bei 40ns. Bei Inter CCX liegen wir bei 70ns, im Mittel liegen wir derzeit bei einer 2 CCX CPU bei ca. 50ns, also überhalb der Intel Werte. Diese Werte liegen bei 4 CCX aber schon im Rahmen von 70ns, also nochmal wesentlich schlechter.

Mit der o.g. Verbindung sollte es einen theoretischen Schnitt von knapp 37,5ns ergeben, da nur ein oder zwei Hops möglich sind (vorausgesetzt man kann die Hops einfach addieren?) Würde aber hier bereits beim 8 Kerner eine theoretische Verbesserung von 25% bedeuten und besonders interessant ist es dadurch, dass man hier dann erstmals mit Ryzen vor Intel liegen wird und gerade in Games wird dies die Leistung deutlich beeinflussen.
 
Man sollte Worst Case betrachten. Zur Zeit gibt es ein max. Latenz von ca 70-75ns. Die fast vollständig verbundene Topologie oben hat max. 2 Hops. Das ergibt eine max. Latenz von ca. 30ns (26ns + max. 4 ns für den zusätzlichen Hop).
 
Zurück