AMD: Benchmarks von Ryzen Threadripper, volle 64 PCI-E-Lanes, Details zu Ryzen-Mobil-CPUs

[CD LABS: Radon Project]

Wobei dort ja Lanes bei der Grafikkarte geklaut wurden, denn anders konnte man ja keine 4 Lanes PCIe 3.0 für eine M.2 Schnittstelle generieren.
Der PCH lies das nicht zu.

Ähmm, sehe ich das gerade richtig, dass AsRock doch tatsächlich nur EINEN M.2 x4 auf diese Art und Weise bereit gestellt hat? Also sie klauen der Graka vier ihrer Lanes, die muss daher auf acht runterschalten und die restlichen vier Lanes bleiben liegen?!

 

[DARPA]

Wenn wir hier tatsächlich von einem Z97 Board reden, dann gibt es auch keine andere Möglichkeit, eine NVMe vollständig anzubinden. Denn der Z97 PCH kann keine Gen 3 Lanes bereitstellen (Anbindung nur über DMI 2.0).

 

[Threshold]

Ähmm, sehe ich das gerade richtig, dass AsRock doch tatsächlich nur EINEN M.2 x4 auf diese Art und Weise bereit gestellt hat? Also sie klauen der Graka vier ihrer Lanes, die muss daher auf acht runterschalten und die restlichen vier Lanes bleiben liegen?!

Geht ja nicht anders. Du kannst die Lanes nicht auf 12/4 aufteilen, du musst auf 8/8 aufteilen und da du nur 4 Lanes für den M.2 Slot brauchst, sind die anderen 4 Lanes weg.

Denn der Z97 PCH kann keine Gen 3 Lanes bereitstellen (Anbindung nur über DMI 2.0).

Richtig. Das kam erst mit Sockel 1151.

 

[CD LABS: Radon Project]

Wenn wir hier tatsächlich von einem Z97 Board reden, dann gibt es auch keine andere Möglichkeit, eine NVMe vollständig anzubinden. Denn der Z97 PCH kann keine Gen 3 Lanes bereitstellen (Anbindung nur über DMI 2.0).

Geht ja nicht anders. Du kannst die Lanes nicht auf 12/4 aufteilen, du musst auf 8/8 aufteilen und da du nur 4 Lanes für den M.2 Slot brauchst, sind die anderen 4 Lanes weg.
(...)

Jaja, das ist schon klar, dann sollte man aber halt eben zwei PCIe-M.2s bereit stellen und nicht bloß einen...
...diese Deppen.

 

[PCGH_Torsten]

Jaja, das ist schon klar, dann sollte man aber halt eben zwei PCIe-M.2s bereit stellen und nicht bloß einen...
...diese Deppen.

Die anderen vier Slots sind bei dem Board als ×4-Steckplatz nutzbar, es wird also wenig verschwendet. In Anbetracht der geringen Bedeutung von M.2-SSDs seinerzeit ist das Ganze dennoch eher ein Marketing-Stunt und wurde von mir nur der Vollständigkeit halber erwähnt.

 

[Threshold]

Und bei Threadripper erwarte ich, dass die Board Hersteller nicht alles Lanes in die PCIe Slots stopfen, sondern 16 für M.2 abzweigen.
16 Lanes sind dann 4x M.2 Slot.
Also genau das, was ich will.
Ich habe bloß den Verdacht, dass sich die Hersteller sowas extrem nett bezahlen lassen.

 

[defender197899]

Es gibt doch adapter Karten für x16 slots mit 4 M.2 slots drauf und bei Asus kommt ja auch noch Dimm.2 für 2 M.2 Laufwerke bei seinen Highend Boards

 

[Threshold]

Es gibt doch adapter Karten für x16 slots mit 4 M.2 slots drauf und bei Asus kommt ja auch noch Dimm.2 für 2 M.2 Laufwerke bei seinen Highend Boards

Adapter Karten für PCIe Slots sind für den Arsch.

 

[Der_Unbekannte]

Was vlt. noch interessant zu wissen wäre: Der X390 ist laut AMD 1 zu 1 der gleiche PCH wie X370. Hat dieser dann endlich die PCIe3.0 Spezifikation? Ein nach wie vor weiteres Fragezeichen ist der LaneUnterschied zwischen Ryzen 7 und Threadripper: Da dort 2 Zeppelin-Dies zusammengeschalten sind, foglich hat ein Die 32 Lanes. Wo sind die 8 Lanes bei Ryzen hin? Entwicklungstechnisch wäre es Schwachsinn, Lanes in ein Die einzubauen und dann wegen ein paar Pins (pro Lane waren es meines Wissens 4 Pins) diese nicht auszuführen. Entweder die Lanes sind vorhanden, werden aber schon benutzt (für was auch immer), oder AMD verwendet NICHT 1 zu 1 das gleiche Zeppelin-Die, in der Form, das sie einen anderen PCIe-Controller mit mehr Lanes in das Zeppelin-Die eingebaut haben könnten. Dafür spricht tatsächlich der 10 GB-E Port auf diesen Boards. Der PCH würde das nicht zulassen, da man meines Wissens für 10GB-E 8 PCIe3.0 Lanes benötigt.

 

[DARPA]

Was vlt. noch interessant zu wissen wäre: Der X390 ist laut AMD 1 zu 1 der gleiche PCH wie X370. Hat dieser dann endlich die PCIe3.0 Spezifikation?

Berechtigte Frage, aber ist doch eigentlich auch egal bei 64 nativen Gen3 Lanes.

Ein nach wie vor weiteres Fragezeichen ist der LaneUnterschied zwischen Ryzen 7 und Threadripper: Da dort 2 Zeppelin-Dies zusammengeschalten sind, foglich hat ein Die 32 Lanes. Wo sind die 8 Lanes bei Ryzen hin? Entwicklungstechnisch wäre es Schwachsinn, Lanes in ein Die einzubauen und dann wegen ein paar Pins (pro Lane waren es meines Wissens 4 Pins) diese nicht auszuführen. Entweder die Lanes sind vorhanden, werden aber schon benutzt (für was auch immer), oder AMD verwendet NICHT 1 zu 1 das gleiche Zeppelin-Die

Ja, die Frage hab ich ja letztens auch noch in dem Raum geworfen.

Ich denke wir können davon ausgehen, dass es aktuell der gleiche Zeppelin Die für alle Produkte ist.
Würde mich nicht wundern, wenn die volle Ausstattung aus irgend nem Grund einfach nicht genutzt wird. Man denke an das 384bit Interface von Tonga. Also so ungewöhnlich wäre es für AMD nicht.

 

[Der_Unbekannte]

Ryzen 7 (Zeppelin Die) wurde für AM4 entwickelt. Threadripper und Epyc fügen nur weitere Dies hinzu, basieren aber nach wie vor auf Zeppelin. Daher erscheint es unlogisch, ohnehin schon vorhandene Funktionen, sei es Lanes oder anderes. bei der "Hauptplattform AM4" (verkauft sich am meisten, deckt fast den gesamten Desktop-Markt ab, HEDT ist ein Nischensockel) beim Vollausbau Ryzen 7 nicht zu nutzen. Eine Erklärung gibt es aber noch: AMD hebt sich die 8 zusätzlichen Lanes für "die Zukunft" noch auf, um nochmal einen Verkaufsgrund zu haben.

 

[DARPA]

Ist aber nunmal so

Als ob immer alles Sinn ergibt, was die Hersteller so treiben.
Oder man hat bei Intel nicht nur das Namensschema abgeguckt, sondern auch wie man durch kleine Maßnahmen Produktsegmentierung treiben kann. Willste performantes mGPU, musste X390.

 

[Der_Unbekannte]

Na ja, Multi GPU bekommt man auch mit 16 PCIe 3.0 Lanes performant ohne Probleme her. Noch dazu macht eine (zusätzliche) Produktsegmentierung bei X399 gegenüber X370 mit MultiGPU auch nicht so viel Sinn. Denn die rohe Kernleistung, die hohe IO Fähigkeit und Quad Channel sind Rechtfertigung genug für einige wenige Leute, die das brauchen und damit auf die HEDT Plattform gehen wollen. Mehr wie 2 Grakas macht ohnehin keinen Sinn. Es kann übrigens durchaus sein, das AM4 noch PCIe4.0 bekommt. Man würde zwar eine neue CPU benötigen, aber mit etwas Glück funktioniert PCIe4.0 auch auf den jetzigen Boards. PCIe ist ja allgemein wie USB abwärtskompatibel, also müsste eine Aufrüstigung auf das neue Protokoll funktionieren.

Trotzdem wäre es nett, wenn jemand von PCGH in dieser Thematik etwas Licht ins Dunkel bringen könnte, denn schließlich sitzen sie viel näher an der Quelle.

 

[DARPA]

Die Unterschiede zwischen x8/x8 und x16/x16 werden immer größer. Zeiten ändern sich. Aber davon ab hab ich den Smilie ja nicht umsonst gesetzt.
Wie gesagt, eine offizielle Begründung bzgl. Summit Ridge würde mich auch sehr interessieren.

An PCIe 4.0 bei aktuellen AM4 Boards glaube ich aus diversen Gründen nicht.

 

[Atent123]

Die Unterschiede zwischen x8/x8 und x16/x16 werden immer größer. Zeiten ändern sich. Aber davon ab hab ich den Smilie ja nicht umsonst gesetzt.
Wie gesagt, eine offizielle Begründung bzgl. Summit Ridge würde mich auch sehr interessieren.

An PCIe 4.0 bei aktuellen AM4 Boards glaube ich aus diversen Gründen nicht.

Naja stand jetzt wird eine 1070 kaum von 4 Lanes gebremst.
Das dauert noch ein wenig.

 

[DARPA]

Wir reden von mGPU

 

[Der_Unbekannte]

Wo sind denn die Unterschiede immer größer? Meines Wissens sieht man bei SLI einen größeren Unterschied bei x8/x8 als bei Crossfire. Durch vernünftige Umsetzung kann man den Leistungsverlust minimieren.

Warum glaubst du an PCIe4.0 bei AM4 nicht? Technisch ist die Umsetzung relativ leicht möglich. Ich kann mich an Sockel 2011 erinnern, bei denen einige bei Erscheinen von Ivy Bridge mit ihrem Sandy Bridge-E PCIe3.0 statt PCIe2.0 benutzen konnten. Warum sollte das bei PCIe4.0 anders sein?

AMD wird versuchen, AM4 so lange wie möglich zu halten, und der einzige Grund, den Sockel zu wechseln ist DDR5.

 

[PCGH_Torsten]

Na ja, Multi GPU bekommt man auch mit 16 PCIe 3.0 Lanes performant ohne Probleme her. Noch dazu macht eine (zusätzliche) Produktsegmentierung bei X399 gegenüber X370 mit MultiGPU auch nicht so viel Sinn. Denn die rohe Kernleistung, die hohe IO Fähigkeit und Quad Channel sind Rechtfertigung genug für einige wenige Leute, die das brauchen und damit auf die HEDT Plattform gehen wollen. Mehr wie 2 Grakas macht ohnehin keinen Sinn. Es kann übrigens durchaus sein, das AM4 noch PCIe4.0 bekommt. Man würde zwar eine neue CPU benötigen, aber mit etwas Glück funktioniert PCIe4.0 auch auf den jetzigen Boards. PCIe ist ja allgemein wie USB abwärtskompatibel, also müsste eine Aufrüstigung auf das neue Protokoll funktionieren.

Trotzdem wäre es nett, wenn jemand von PCGH in dieser Thematik etwas Licht ins Dunkel bringen könnte, denn schließlich sitzen sie viel näher an der Quelle.

Bislang konnte mir AMD nicht einmal erklären, warum kein einziges AM4-Mainboard die angeblich noch im April zertifizierten PCI-Express-3.0-Lanes des I/O-Hubs nutzt und warum alle verfügbaren B350-Mainboards nur vier SATA-Anbindungen über den I/O-Hub realisieren (zum Teil geshared!), obwohl dieser laut AMD sechs SATA-Ports bietet. Eine technisch qualifizierte Aussage zur Differenzierung zwischen Plattformen werde ich aus der PR-Abteilung noch viel weniger erhalten, zumal Threadripper und Epyc nach wie vor keine verfügbaren Produkte sind.

Ich halte verschiedene Dies aber durchaus für möglich. Neben acht zusätzlichen Lanes braucht ein Zeppelin-Die auch noch sehr leistungsfähige Die-Die-Interconnects und die PCI-Express-Controller ihrerseits müssen einen alternativen Betriebsmodus als CPU-CPU-Verbindung für Dual-CPU-Systeme beherrschen. Das kann man sich im Desktop alles sparen. Umgekehrt wird der AM4 auch eine Preisklasse tiefer für Bristol Ridge und Raven Ridge genutzt, deren eigenständige Silizium-Chips nicht zu teuer werden dürfen. Natürlich könnte man in dieser Klasse auch einfach über die Hälfte der Schnittstellen auf den Mainboards deaktivieren, aber bislang sind nur 50 Prozent der x86-Hersteller bereit, derart Verbraucher-unfreundliche Plattformen zu veröffentlichen

 

[Der_Unbekannte]

Bislang konnte mir AMD nicht einmal erklären, warum kein einziges AM4-Mainboard die angeblich noch im April zertifizierten PCI-Express-3.0-Lanes des I/O-Hubs nutzt und warum alle verfügbaren B350-Mainboards nur vier SATA-Anbindungen über den I/O-Hub realisieren (zum Teil geshared!), obwohl dieser laut AMD sechs SATA-Ports bietet. Eine technisch qualifizierte Aussage zur Differenzierung zwischen Plattformen werde ich aus der PR-Abteilung noch viel weniger erhalten, zumal Threadripper und Epyc nach wie vor keine verfügbaren Produkte sind.

Bezüglich der MB-Ausstattung habe ich eine mögliche Erklärung: Die MB-Hersteller selbst haben für AM4 keine neuen Designs genommen, sondern die Layouts von den Intel 1151 Boards fast 1 zu 1 übernommen. Am Besten sieht man das z.b. bei MSI und dem Gaming Pro Carbon als Bsp: Wenn man mal von den PCIe 2.0 Slots statt PCIe 3.0 Slots und dem einen Sharing zwischen PCIe2.0x4 und dem 2.M.2 absieht, sind die beiden Boards deckungsgleich: Selbes IO hinten am MB, selbe Anzahl an SATA3, selbe Anzahl an verfügbaren PCIe Slots etc. Am besten sieht man das an der USB3.1 Implementierung: MSI nutzt extra einen USB3.1-Asmedia Controller sowohl bei Intel als auch bei AMD, obwohl bei AMD dieses nativ implementiert ist. Desweiteren betreiben die MB-Hersteller eine Produktsegmentierung (bei Asrock und dem X370 Gaming K4 gibt es zwar einen 2.M.2 Slot, der ist allerdings absichtlich nur mit x2 angebunden im Gegensatz zum Taichi, während bei MSI erst beim X370 Titanium der untere PCIe3.0x4 und der 2.M.2 Slot sharingfrei sind, während das beim Pro Carbon nicht der Fall ist, obwohl gleicher Chipsatz).

 

[DARPA]

Die Spezifikation für PCIe 4.0 liegt aktuell in Version 0.9 vor. Zu den ersten Produkten werden voraussitchtlich IBMs Power 9 CPUs gehören, die wohl gegen Herbst aufschlagen.
Und in AMDs Mainstream Plattform soll es schon versteckt implementiert sein?

Die Aufrüstung der CPU ist zwar relativ einfach machbar, ich rechne trotzdem noch nicht mit einer Umsetzung bei Pinnacle Ridge nächstes Jahr. Ich sehe PCIE 4.0 frühestens bei ZEN 2 in 2019.
Selbst bei kompletter Pinkompatibilität des Sockels, würde es entsprechende neue Boards geben.
Die aktuellen Spezifikationen schreiben ausserdem ganz klar 3.0.

Von einem grundsätzlichen Ausschluss für PCIe 4.0 bei AM4 habe ich nie geschrieben.

Bei Sockel 2011 war die Situation anders. PCIe 3.0 war fertig. Die Boardhersteller haben die Layouts von Anfang an vorgesehen und natürlich auch ausgiebig beworben, wie es bei neuen Technologien üblich ist. Einzig die CPUs mit PCIe 3.0 gab es zunächst noch nicht.

Ich halte verschiedene Dies aber durchaus für möglich. Neben acht zusätzlichen Lanes braucht ein Zeppelin-Die auch noch sehr leistungsfähige Die-Die-Interconnects und die PCI-Express-Controller ihrerseits müssen einen alternativen Betriebsmodus als CPU-CPU-Verbindung für Dual-CPU-Systeme beherrschen. Das kann man sich im Desktop alles sparen. Umgekehrt wird der AM4 auch eine Preisklasse tiefer für Bristol Ridge und Raven Ridge genutzt, deren eigenständige Silizium-Chips nicht zu teuer werden dürfen. Natürlich könnte man in dieser Klasse auch einfach über die Hälfte der Schnittstellen auf den Mainboards deaktivieren, aber bislang sind nur 50 Prozent der x86-Hersteller bereit, derart Verbraucher-unfreundliche Plattformen zu veröffentlichen

Ich denke man kann sicher behaupten, dass es überall der exakt gleiche Zeppelin Die ist.
In dieser Spec zu Summit Ridge gibt es ein Schaubild, und dort ist alles an Board.
U.a. sind dort die xGMI Links eingezeichnet, welche für die Connection zwischen 2 Sockeln genutzt wird.