News Ryzen 9 9950X3D2: AMD bestätigt die Monster-CPU offiziell

[HardWareFresser87]

Leute, der Dave weiß schon, wovon er spricht, wenn er sagt: Erwartet keine Wunder – so ist es nun mal. Mich persönlich lässt AM5 erstmal kalt, bis Zen 6 kommt. Der richtige Kracher mit seinen 12 Kernen steht noch bevor. Habt Geduld, ich weiß, es ist schwer (Vorsicht, Wortspiel) – ich muss mich auch zusammen ryzen.

 

[Swasilon]

Wenn ein Spiel mit weniger Kernen läuft, sieht das mit zusätzlichen Latenzen so aus:

Während ich prinzipiell auch auf der Seite stehe, dass der 9950X3D2 eher einen Pluspunkt in Sachen "größere Unabhängigkeit" (von Scheduler etc.) bietet, als tatsächlich signifikant Mehrleistung in Spielen - die skalieren schließlich in der Menge nicht so gut mit Kernanzahl, so finde ich den Vergleich hier mit Threadripper unpassend.
1. Ist das lediglich Anno 1800, dass sich in eurem Test so verhalten hat. In den anderen beiden Spielen lag der 7980X gleichauf oder sogar vor dem 7700X.
2. Ist die Erwähnung von 256 MB L3 Cache nicht unsinnig, da der Cache doch per CCD gilt (?) - und pro CCD ist die Chachemenge daher identisch (zu den 32MB vom 5800X). Im Falle des 7980X ist sogar die durchschnittliche L3 Cache - Menge pro Core identisch. (beim 7960X würde sich diese erhöhen, da nur 6 Cores pro CCD)
3. Ist der 7980X ein Extremfall mit 8 CCDs. Schon der 7970X mit 32 Cores / 4 CCDs an 128 MB L3 Cache liegt auch in Anno wieder vor 5800x und gleichauf mit dem 7700X. Beim 9950X3d2 reden wir schließlich nur von 2 CCDs - das sollte sich eher so wie mit den 4 CCDs verhalten und nicht so wie mit 8 (da werden auch vom Layout her die Signalwege länger, da es dann auch "äußere" CCDs gibt. Bis 4 CCDs kann man die noch schön unmittelbar symmetrisch anordnen)

 

[Nutzername______]

Ich war hin- und hergerissen. Der 9850X3D war gestern meine erste Wahl für meinen Spielerechner, aber da mir die Lust auf Cyberpunk vergangen ist, werde ich mir die 9950X3D-CPU für meinen Arbeitsrechner holen. Und ich spreche nicht von Büroarbeit, also kein Nährboden für die nächsten Lacher. Das war keine Ironie. @DarthTobi

 

[Kavor]

Die Latenz zwischen den CCDs und deren Auswirkung auf die Performance wird das wirklich Interessante. Wenn sich das negativ auf die Performance auswirkt, hat man die ganze CCD-Zuweisungsarbeit trotzdem und profitiert nur bei handverlesenen Spielen, die von mehr als 8 Kernen profitieren. Als 9950X3D-Besitzer fallen mir da Star Citizen (In einigen Städten), Civilization VI (KI-Rundenberechnung), Minecraft Java+BE (bei der Weltgenerierung), oder der "Shader Kompilierungssimulator" ein.

Wenn die Auswirkung auf die Performance gering bleibt, wäre das schon richtig schick.

 

[Gurdi]

Bin ja mal auf Dave seinen Test gespannt dann zu dem Ding. Ich denke auch, das wir sich nicht sonderlich lohnen durch den Interconnect. Lasse mich aber auch gerne eines besseren belehren.

 

[gecan]

und da haben wir ja den letzten cpu upgrade für mich, meine damen und herren

 

[7seven7]

Verstehe nicht wie man sowas abfeiern kann, ja auf beiden CCD einen Cache,
aber sobald es unter den 2CCD abfragen gibt ists vorbei mit der Performance und es ergeben sich Core to Core Latenzen von 200 ns.

 

[Kavor]

Verstehe nicht wie man sowas abfeiern kann, ja auf beiden CCD einen Cache,
aber sobald es unter den 2CCD abfragen gibt ists vorbei mit der Performance und es ergeben sich Core to Core Latenzen von 200 ns.

Das war Anfangs so bei Zen5, wurde aber längst per Agesa Update gefixt. Die Latenzen beim 9950X3d sind so zwischen 75 und 80ns. Also ist zumindest das erstmal die Minimal Messlatte für den neuen Chip.

 

[7seven7]

Das ist absoluter Blödsinn und Fanboy Wunschdenken.

Zwischen 2 CCD gibts eine Core to Core Latency von 200 ns, begründet durch das der IF limitiert.


In Physik in der Schule wohl zu viel geschlafen

 

[PCGH_Dave]

Zwischen 2 CCD gibts eine Core to Core Latency von 200 ns, begründet durch das der IF limitiert.

Wenn man den IF nicht gerade mit halbem Takt fährt, was quasi nie passiert, dann sieht das eigentlich so aus:

Das ist mein 9950X3D. Und mehr L3-Cache im zweiten CCD ändert nichts an den Latenzen, sag ich gern noch einmal dazu.

 

[7seven7]

Stimmen tut das Diagramm trotzdem nicht weil es ja den X3D Cache betrifft,
das gebe ich zu das hab ich Falsch veralgemeinert mit C2C aber eigentlich müsste es heißen:

CCD1 auf 3DCache von CCD2

 

[T-MAXX]

Also aus meiner Sicht eher eine Mogelpackung, die ich nicht kaufen möchte. Hat zwar schöne Eckdaten, aber ob es auch das P/L Verhältnis rechtfertigt...?
Ich denke da warte ich lieber auf den Zen 6. Da wird es Benchmarks geben und wenn der Ryzen 9 9950X3D2 weniger gut abschneidet, als ein fast High End Zen 6 CPU (meistens ist es halt so), dann habe ich alles richtig gemacht.

 

[KevinSimulinski]

Was ändert sich jetzt an dieser Tatsache, wenn ich die Menge des L3‑Caches auf den CCDs erhöhe

Wenn man den IF nicht gerade mit halbem Takt fährt, was quasi nie passiert, dann sieht das eigentlich so aus:

Es geht nicht nur um die Zugriffe, die Caches wollen ja auch bzgl. der Gültigkeit ihrer Inhalte verwaltet werden: wenn ein Core auf dem einen CCD etwas ändert, muss das auf dem anderen Cache-Die nachgezogen werden und das geht meines Wissens nur über die "sieben Ecken" der Infinity-Fabric.

Das wurde in der Vergangenheit doch durch den AMD-Treiber in Verbindung mit der Game-Bar verhindert, nachdem (möglichst) die Threads von Prozessen, also Spiele vs. Anwendungen, auf die jeweiligen CCDs gebündelt wurden.

Wenn das künftig nicht mehr stattfinden sollte, würde ich vermuten, dass angesichts des erratischen Scheduling-Verhaltens von Windows Desktop zusammenhängende Thread-Gruppen mal auf dem einen, mal auf dem anderen CCD landen. Damit müsste aber ständig das jeweils andere Cache-Die aktualisiert oder zumindest invalidiert (und später wieder aus dem RAM nachgeladen) werden, für diese Kommunikation hauen die von dir präsentierten Inter-CCD Latenzen ordentlich rein.

So etwas dürfte bzgl. der neuen Cache-Größen auch einiges an zusätzlichem Load auf die Infinity-Fabric bringen,
die muss aber nicht nur die Cache-Synchronisation durchführen, sondern "nebenher" noch die DDR5 RAM Riegel bedienen.

Ich kann mir daher nur vorstellen, dass die Separation bzw. Affinität von Thread-Gruppen weiterhin über den AMD Chipsatz-Treiber kontrolliert wird. Es wäre aber künftig wurscht, auf welches CCD diese Thread-Gruppen dispatched werden, solange sie nur immer auf demselben CCD ausgeführt werden. Es gäbe einfach kein "falsches CCD" mehr.

Die Erkennung durch die Game-Bar könnte damit vermutlich entfallen, es reicht, dass der AMD Chipsatz-Treiber dafür sorgt, dass ein Prozess mit seinen Threads immer auf demselben CCD landet, egal, welches das ist. Damit wäre allerdings kein Mehrwert für Prozesse mit mehr als acht Threads gegeben.

Sollte das nicht so sein, dürften die von dir genannten Latenzen zuschlagen, dazu könnte sich wegen der nun wesentlich größeren Caches, die abzugleichen sind, auch noch dieser zusätzliche Synchronisations-Load auf die Infinity Fabric negativ bemerkbar machen.

Es bleibt jedenfalls spannend.