RDNA3 und RDNA4: RX 7000 soll mindestens 60 Prozent, RDNA4 mindestens weitere 50 Prozent schneller sein

[Rollora]

Sie werden nichtmehr in alte CPUs integriert, der Zug ist relativ schnell abgefahren. Sonst würde man ewig herumdoktorn und nie etwas herausbringen
Natürlich wissen sie, was das anderen Team macht, aber dennoch zieht jedes Team sein Ding durch.

Natürlich "haut" man nicht mal eben noch ein Feature mit ein, aber es sind wohl eher 20 Forschungsteams und diverse Bibliotheken, es gibt Designteams die sind aber agil. Das mit den 3 starren Teams ist iene alte Mär, das habe ich versucht damit zu sagen.

Die Chipfläche ist nicht das Problem, es sind die Platinen, mit zusätzlichen Lagen, die es teurer machen. Wobei schon die HD 2900er GTX 280 und R9 290/390(X) 512 Bit hatten. So teuer kann es also nicht sein und bei 1500€, fürr eine Luxuskarte, erwarte ich einfach einiges.

In den letzten 3 Fertigungsschritten (28,14,7) sind die Wafer enorm teuer geworden und werden auch massiv teurer. 3nm Wafer kosten deutlich mehr als 7nm Wafer. https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-8-september-2021 bzw https://www.tomshardware.com/news/t...aled-300mm-wafer-at-5nm-is-nearly-dollar17000
Waferkosten b. TSMC in Dollar (die für GPUs relevanten sind fett):
90nm: 1650$
65nm: 1937$ (+17,4%)
40nm: 2274$ (+17,4%)
28nm: 2891$ (+27,1%)
20nm: 3677
16nm: 3984$ (+37,8%)
10nm: 5992
7nm: 9346$ (+134,6% vs 16nm)
5nm: 16988$ (+81,8%)
3nm: 30000$ (+76,6%)

Anders gesagt: seit der 90nm Chips haben sich die Kosten pro mm² Chipfläche knapp verzwanzigfacht. Und da wird man wohl immer vorsichtiger sein, was großflächiges betrifft: das geht nur, wenn auch die Preise nach oben gehen.

Ein 512bit GDDR6 Speicherinterface braucht viel Platz und das kostet viel Geld und bringt gar nicht mehr so viel.

Da hat man es ja mit einem 2048 oder 4096 Bit Interface zu tun, das ist ja noch schlimmer.

ein HBM SI ist, was die Fläche betrifft extrem klein im Vergleich zum 512 bit GDDR5 Interface. Ich bin mir nicht mehr sicher, aber ich dachte es kam bei Fiji bei knappen 5% Chipfläche raus, entgegen geschätzten 35% die ein 512bit GDDR5 Interface ausgemacht hätten.
Das ist der große Vorteil von HBM:
Es braucht kaum Chipfläche und macht es damit möglich kleinere, sparsamere Chips zu bauen ODER eben die gewonnene Fläche mit tausenden zusätzlichen Shadern auszustatten. Gleichzeitig braucht es damit auch weniger Strom, es macht den Chip also obendrein noch effizienter und gibt die möglichkeit dieselbe Performance wesentlich sparsamer umzusetzen oder eben man hat mehr Spielraum beim Verbrauch/Takt etc.
Nachteil ist natürlich, dass HBM teurer ist und man einen Interposer benötigt.

 

[Lexx]

60 %. Mindestens. Jaul.
Ich verspreche machen.

Nach dem Lovelace-Thread klingt das hier ja
nach den Jehovas.

 

[theGucky]

Soll, muss, wird... all diese Spekulation werden bis zum Release immer mehr zurückgefahren.
50% ist realistisch bei GPUs, schließlich gab es diese Sprünge immer wieder. Bei Nvidia z.b. die 1000er (980Ti hatte 6 TFLOPS -> 1080Ti hatte 11,3TFLOPS über 80%!!!).
Die Frage ist auch, wie stark wird die Brechstange genutzt, also wieviel Watt wird die neue GPU saugen.

Übrigends im Mai hat derselbe Dude gesagt die 7900XT wird 40% schneller sein und soll Anfang 2022 rauskommen...jaja.
Zu lesen hier: https://www.pcgameshardware.de/AMD-...-3-laut-Geruech-schneller-als-Nvidia-1371780/

Für eine 4k 120FPS Karte mit RT muss man noch mind 2 Gen warten. Ist ja nischt schwer..die 3090 kann heute schon 4k 60fps und mit 2x50% pro Gen sollten ja 120fps da sein....Aber was soll danach kommen? 8k? Lieber hätte ich 4k 120-240hz 32" OLEDs.....

 

[RyzA]

Also kurz gesagt

Faustformel für Real Performance Zuwachs:

Möglich Performance / zwei = bestcase

BestCase -10% =Straßenleistung

Das wären dann ja nur von RDNA 3 auf 2 = 40%. Wenn man vom Maximum 100% ausgeht.
Bei 60% wären es nur 20%. Viel zu wenig.

 

[Nebulus07]

Zitate:
Demnach sollen die RDNA3-Grafikkarten mindestens 60 Prozent schneller werden als die RDNA2-Modelle - eine Verdopplung der Performance ist aber ANGEBLICH ebenso möglich.
In einem neuen Video hat der Youtube-Kanal Moore's Law Is Dead einige SPEKULATIONEN zu AMDs kommenden Grafikarchitekturen RDNA3 und RDNA4 angestellt.
Einige Quellen sollen aber ANGEBLICH noch von deutlich höheren Zuwächsen ausgehen.

Ganz ehrlich-und das ohne Spekulation: Es wird viel erzählt wenn der Tag lang ist! Manche YouTuber spielt sich auf wie ob er Entwicklungs-Ingenieur bei Radeon ist und jede Einzelheit zur kommenden Generation weiss oder die Mehr-Leistung schon berechnen kann anhand von Formeln! Alles Wichtigtuer! Ich lass mich lieber mit stichhaltigen Zahlen beeindrucken kurz vor dem Launch. Zu mal man ja mal wieder auf Verfügbarkeit und Preise SPEKULIEREN kann!

Kein Mensch weiß wie schnell RDNA3 wird, trotzdem muß man ja hier jeden Tag "NEWS" liefern.
RDNA3 kommt in einem JAHR auf den Markt! EBENFALLS ZEN4 !
RDNA4 kommt in 2 bis 2,5 Jahren auf den Markt!!! Trotzdem weiß man schon, dass es 50% schneller ist, als RDNA3 !?

Alle "News" zu diesen Themen sollte man NICHT lesen...

 

[Rapotur]

Natürlich "haut" man nicht mal eben noch ein Feature mit ein, aber es sind wohl eher 20 Forschungsteams und diverse Bibliotheken, es gibt Designteams die sind aber agil. Das mit den 3 starren Teams ist iene alte Mär, das habe ich versucht damit zu sagen.

In den letzten 3 Fertigungsschritten (28,14,7) sind die Wafer enorm teuer geworden und werden auch massiv teurer. 3nm Wafer kosten deutlich mehr als 7nm Wafer. https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-8-september-2021 bzw https://www.tomshardware.com/news/t...aled-300mm-wafer-at-5nm-is-nearly-dollar17000
Waferkosten b. TSMC in Dollar (die für GPUs relevanten sind fett):
90nm: 1650$
65nm: 1937$ (+17,4%)
40nm: 2274$ (+17,4%)
28nm: 2891$ (+27,1%)
20nm: 3677
16nm: 3984$ (+37,8%)
10nm: 5992
7nm: 9346$ (+134,6% vs 16nm)
5nm: 16988$ (+81,8%)
3nm: 30000$ (+76,6%)

Anders gesagt: seit der 90nm Chips haben sich die Kosten pro mm² Chipfläche knapp verzwanzigfacht. Und da wird man wohl immer vorsichtiger sein, was großflächiges betrifft: das geht nur, wenn auch die Preise nach oben gehen.

Ein 512bit GDDR6 Speicherinterface braucht viel Platz und das kostet viel Geld und bringt gar nicht mehr so viel.

ein HBM SI ist, was die Fläche betrifft extrem klein im Vergleich zum 512 bit GDDR5 Interface. Ich bin mir nicht mehr sicher, aber ich dachte es kam bei Fiji bei knappen 5% Chipfläche raus, entgegen geschätzten 35% die ein 512bit GDDR5 Interface ausgemacht hätten.
Das ist der große Vorteil von HBM:
Es braucht kaum Chipfläche und macht es damit möglich kleinere, sparsamere Chips zu bauen ODER eben die gewonnene Fläche mit tausenden zusätzlichen Shadern auszustatten. Gleichzeitig braucht es damit auch weniger Strom, es macht den Chip also obendrein noch effizienter und gibt die möglichkeit dieselbe Performance wesentlich sparsamer umzusetzen oder eben man hat mehr Spielraum beim Verbrauch/Takt etc.
Nachteil ist natürlich, dass HBM teurer ist und man einen Interposer benötigt.

Sind die Wafer dann immer gleich groß? also das man aus einem bei 3nm mehr chips rausbekommt?

 

[gerX7a]

Sind die Wafer dann immer gleich groß? also das man aus einem bei 3nm mehr chips rausbekommt?

Ja, sind sie. Die Industrie fertigt im HighEnd schon seit vielen Jahren mit 12 Zoll-Wafern (konkret rd. 11,8 ", also rd. 300 mm Durchmesser). Werden die Chips darauf kleiner, passen entsprechend natürlich auch mehr Chips auf einen Wafer. Es gibt mittlerweile aber auch 13 Zoll-Wafer, wobei deren Verwendung jedoch aufgrund fehlender Zahlen kaum quantifiziert werden kann.
Mitte des letzten Jahrzehnts hatte man zwecks einer optimierten Fertigung den Wechsel zu 450 mm-Wafern propagiert und es gründete sich das Global 450 Consortium, an dem etliche nahmhafte Halbleiterhersteller beteiligt waren. Die Umstellung konnte sich jedoch aufgrund diverser technischer Hindernisse bisher nicht durchsetzen, sodass bereits 2017 die ersten Hersteller sich wieder hieraus zu verabschieden begannen, weil die Umstellungen zu kostenintensiv geworden wären und sich durch die gesamte Fertigungskette gezogen hätten.

Weiter anzumerkende Punkte in dem Kontext:
a) Mit jedem neuen Fertigungsprozess beginnt der Kampf um einen möglichst guten/hohen Yield (Chipausbeute) aufs Neue. Hierbei geht es nicht nur um Belichtungsdefekte, sondern auch um die elektrische Güte voll funktionsfähiger Chips, die ebenso Schwankungen unterworfen ist.
b) Mit jedem neuen/moderneren Fertigungsprozess werden die Herstellungs- bzw. Belichtungskosten pro Wafer drastisch teuerer (übrigens ebenso wie die Entwicklungskosten der Chipdesigns).
c) Mit der Einführung von High-NA-Scanner wird sich die in einem Stück belichtbare Chipfläche effektiv halbieren. Aktuelle Scanner können ohne zusätzliche und aufwändige Tricks maximal einen Chip von etwa 860 mm2 belichten.
Eigentlich ging man für die Einführung von High-NA-Scannern schon etwa von dem Jahr 2022/23 in Verbindung mit bspw. TSMCs N3 aus, jedoch scheint man davon nun Abstand genommen zu haben. Gemäß letzten Aussagen von ASML werden zu diesem Zeitpunkt zwar erste Vorseriengeräte ausgeliefert, ASML selbst spricht nun aber von der Markttauglichkeit für das Jahr 2025/26.
In diesem Bereich der Halbleiterindustrie keine ungewöhnliche Entwicklung, denn bspw. ASMLs EUV-Programm wurde bereits im Jahr 1997 gestartet und es gab in den letzten zwei Jahrzehnte viele Hürden und Rückschläge, die zu drastischen Verzögerungen führten und so auch zum Ausstieg der beiden Hersteller Canon und Nikon bei der Entwicklung von EUV-Scannern.

*) Intel wird eigenen Aussagen zufolge die ersten High-NA-Scanner überhaupt von ASML erhalten und damit absehbar die erste Firma sein, die diese Tools in die Produktion einführen wird, die in 2025 beginnen soll. Entsprechend kann man vermuten, dass High-NA ab Intels Prozess "Intel 18A" zur Anwendung kommen wird.

**) Der Vollständigkeit halber: Ältere Nodes werden auch vielfach mit kleineren Wafern gefertigt. Ein Report von IC Insights erklärt für 2017 die weltweite Verwendung der Wafer-Größen in der folgenden Verteilung: 67,0 % 300 mm, 25,7 % 200 mm und 7,2 % <= 150 mm.

 

[Tech_13]

Kein Mensch weiß wie schnell RDNA3 wird, trotzdem muß man ja hier jeden Tag "NEWS" liefern.
RDNA3 kommt in einem JAHR auf den Markt! EBENFALLS ZEN4 !
RDNA4 kommt in 2 bis 2,5 Jahren auf den Markt!!! Trotzdem weiß man schon, dass es 50% schneller ist, als RDNA3 !?

Alle "News" zu diesen Themen sollte man NICHT lesen...

Intern haben die Firmen vermutlich schon eine Richtung wo es hingeht, häufig sind die ja bereits Jahre in der Entwicklung. Es würde mich schon überraschen wenn sich etwas in dem Zeitraum von ~2 Jahren noch massiv an der Grundlegenden Architektur ändert.

 

[Nebulus07]

Intern haben die Firmen vermutlich schon eine Richtung wo es hingeht, häufig sind die ja bereits Jahre in der Entwicklung. Es würde mich schon überraschen wenn sich etwas in dem Zeitraum von ~2 Jahren noch massiv an der Grundlegenden Architektur ändert.

Wenn man die RDNA4 Features jetzt schon wissen würde, könnte man die auch in RDNA3 einbauen!
Also, NEIN, die Entwicklung läuft seriell !

 

[Tech_13]

Wenn man die RDNA4 Features jetzt schon wissen würde, könnte man die auch in RDNA3 einbauen!
Also, NEIN, die Entwicklung läuft seriell !

Sehe ich nicht so, als z.b. Nvidia Pascal der Öffentlichkeit präsentiert hatte haben die schon länger an Turing gearbeitet.
AMD hat mit der RX6000er Serie u.a. den Cache anders gestaltet. So etwas "baut" man nicht mal eben so ein. Idr werden Chips vorher simuliert wo sich gewisse Eckdaten interpretieren lassen.
Ich bin definitiv kein Spezialist auf dem CPU/GPU Gebiet, würde aber durchaus behaupten dass die Chip-Industrie nicht einfach Grundfeatures irgendwo reinpackt sondern mit einer Roadmap arbeitet.

Kann ja sein das mit MCM und Konsorten Recheneinheiten sich hinzufügen lassen, vom Monolitischen Design wird man sich, in gewissen Punkten, vermutlich aber nie trennen können.

 

[BigYundol]

Sollte ich bis zum Frühling/Sommer 2022 keine RDNA2 zu einem anständigen Preis bekommen, wird RDNA3 im Bereich von 150-300W TDP interessant. Alles darüber tue ich mir sicher nicht an, wobei schon alles über 250W schlichtweg enorm grenzwertig ist... 150W TDP dürfte unter RDNA3 allerdings vermutlich auch schon ein recht ansehnliches Update zur 5700XT darstellen

 

[Firestar81]

50% schneller für einen 60% höheren Preis.Kein gutes Geschäft ?
Da bleibe ich lieber noch 3 bis 4 Jahre bei meiner 3090.Da gabs schon 80% mehr Leistung zu meiner 1080TI aber für den doppelten Preis (100% mehr) statt 800€ ,1700€ ups ich kann nicht rechnen ...

Okay wenn diese Leistung bei 100Watt Verbrauch erreicht wird können wir erneut darüber reden ansonsten:Ihr (Nvidia/AMD) könnt mich mal......vom Gegenteil überzeugen...

 

[IguanaGaming]

Ich weiß nicht was ihr habt. Meine alte Vega64 verbrauchte mit uv, 1075mv und etwas oc 1675MHz Chip/1075MHz Ram, bei 250W im Peak. Die 6800XT verbraucht das selbe bei ebenso 1070mv uv und 2450MHz Chip oc sowie 2140MHz Ram oc, bei fast 150% plus Leistung meiner alten Vega64. Denke das wird mit RDNA drei und vier nicht schlechter aussehen. Bei RDNA eins zu zwei waren es mit der 6900XT immerhin 100% von der 5700XT.

 

[RX480]

Ich würde mir ja erstmal nen kleinen Fortschritt für den RDNA2-Refresh wünschen.
Weil anscheinend die EPYCs schon mit Vcache kommen, könnte man ja auch mal den IF-Cache von
RDNA2 so in der Art etwas aufbohren.(neben 18Gbps-Vram)
Gerade bei Deathloop zeigt sich ja die Grenze vom Vram und sicher wäre dann ein größerer Cache
sehr preiswert ein UPGRADE.

 

[Rapotur]

Ja, sind sie. Die Industrie fertigt im HighEnd schon seit vielen Jahren mit 12 Zoll-Wafern (konkret rd. 11,8 ", also rd. 300 mm Durchmesser). Werden die Chips darauf kleiner, passen entsprechend natürlich auch mehr Chips auf einen Wafer. Es gibt mittlerweile aber auch 13 Zoll-Wafer, wobei deren Verwendung jedoch aufgrund fehlender Zahlen kaum quantifiziert werden kann.
Mitte des letzten Jahrzehnts hatte man zwecks einer optimierten Fertigung den Wechsel zu 450 mm-Wafern propagiert und es gründete sich das Global 450 Consortium, an dem etliche nahmhafte Halbleiterhersteller beteiligt waren. Die Umstellung konnte sich jedoch aufgrund diverser technischer Hindernisse bisher nicht durchsetzen, sodass bereits 2017 die ersten Hersteller sich wieder hieraus zu verabschieden begannen, weil die Umstellungen zu kostenintensiv geworden wären und sich durch die gesamte Fertigungskette gezogen hätten.

Weiter anzumerkende Punkte in dem Kontext:
a) Mit jedem neuen Fertigungsprozess beginnt der Kampf um einen möglichst guten/hohen Yield (Chipausbeute) aufs Neue. Hierbei geht es nicht nur um Belichtungsdefekte, sondern auch um die elektrische Güte voll funktionsfähiger Chips, die ebenso Schwankungen unterworfen ist.
b) Mit jedem neuen/moderneren Fertigungsprozess werden die Herstellungs- bzw. Belichtungskosten pro Wafer drastisch teuerer (übrigens ebenso wie die Entwicklungskosten der Chipdesigns).
c) Mit der Einführung von High-NA-Scanner wird sich die in einem Stück belichtbare Chipfläche effektiv halbieren. Aktuelle Scanner können ohne zusätzliche und aufwändige Tricks maximal einen Chip von etwa 860 mm2 belichten.
Eigentlich ging man für die Einführung von High-NA-Scannern schon etwa von dem Jahr 2022/23 in Verbindung mit bspw. TSMCs N3 aus, jedoch scheint man davon nun Abstand genommen zu haben. Gemäß letzten Aussagen von ASML werden zu diesem Zeitpunkt zwar erste Vorseriengeräte ausgeliefert, ASML selbst spricht nun aber von der Markttauglichkeit für das Jahr 2025/26.
In diesem Bereich der Halbleiterindustrie keine ungewöhnliche Entwicklung, denn bspw. ASMLs EUV-Programm wurde bereits im Jahr 1997 gestartet und es gab in den letzten zwei Jahrzehnte viele Hürden und Rückschläge, die zu drastischen Verzögerungen führten und so auch zum Ausstieg der beiden Hersteller Canon und Nikon bei der Entwicklung von EUV-Scannern.

*) Intel wird eigenen Aussagen zufolge die ersten High-NA-Scanner überhaupt von ASML erhalten und damit absehbar die erste Firma sein, die diese Tools in die Produktion einführen wird, die in 2025 beginnen soll. Entsprechend kann man vermuten, dass High-NA ab Intels Prozess "Intel 18A" zur Anwendung kommen wird.

**) Der Vollständigkeit halber: Ältere Nodes werden auch vielfach mit kleineren Wafern gefertigt. Ein Report von IC Insights erklärt für 2017 die weltweite Verwendung der Wafer-Größen in der folgenden Verteilung: 67,0 % 300 mm, 25,7 % 200 mm und 7,2 % <= 150 mm.

Wow, sehr interessant - dann wegelt sich das ja auf wenn der Wafer teurer ist aber dafür mehr brauchbare Chips rauskommen. Ist ja so als wenn ich eine riesige Schokolade kaufe, die ist zwar teurer, aber im Endeffekt habe ich mehr Stücke bzw. auch die gefahr das diese schneller zerbricht und eventuell viele kaputt sind

 

[plusminus]

Ja auf dem Papier konnten Amd,s neue Grafik Karten Theoretisch schon immer Glänzen

Was dann im realen Gaming übrigblieb war aber in der Regel eher ernüchternd

 

[ReVan1199]

Wobei die Shader-Auslastung seit RDNA1 ziemlich gut geworden ist. Bei Vega war es ja richtig problematisch.

 

[Nebulus07]

Sehe ich nicht so, als z.b. Nvidia Pascal der Öffentlichkeit präsentiert hatte haben die schon länger an Turing gearbeitet.
AMD hat mit der RX6000er Serie u.a. den Cache anders gestaltet. So etwas "baut" man nicht mal eben so ein. Idr werden Chips vorher simuliert wo sich gewisse Eckdaten interpretieren lassen.
Ich bin definitiv kein Spezialist auf dem CPU/GPU Gebiet, würde aber durchaus behaupten dass die Chip-Industrie nicht einfach Grundfeatures irgendwo reinpackt sondern mit einer Roadmap arbeitet.

Kann ja sein das mit MCM und Konsorten Recheneinheiten sich hinzufügen lassen, vom Monolitischen Design wird man sich, in gewissen Punkten, vermutlich aber nie trennen können.

Über AMD habe ich vor Jahren mal gelesen, das es nur ein CPU und nur ein GPU Team gibt.
Das bestätigt auch die Releasecyclen. Nach Zen3 hat man sich zwei Jahre Zeit genommen um Zen4 an den Start zu bekommen. Da Zen4 eine komplette Neuentwicklung gegenüber Zen3 ist, erscheinen mir zwei Jahre realistisch.

Bei Intel gibt es immer mehrere Teams die parallel arbeiten. Sonst könnte man nicht jedes Jahr eine neue CPU Gen raus bringen.
Schon heute ist glaubhaft, wenn Intel von Meteorlake erzählt. Denn da arbeitet tatsächlich schon ein Team drann. Bei AMD sich über RDNA4 zu unterhalten, macht gar keinen Sinn, die wissen selber noch nichts.
Klar kann man Simulationen laufen lassen... Aber zwei Jahre in die Zukunft? Ich wette es gibt noch nicht einen Zen4 Prototype !

Wie lange AMd für neue Features braucht, kann man ja super sehen. Vor 3 Monaten wurde angekündigt, dass auch AMD das Big-Little Design von Intel übernehmen wird. Und für welche CPU wird das kommen? Zen4? Nein, ZEN5!
Zen5 kommt in 3-4 Jahren... Ich gehe wieder von 2 Jahren nach Zen3 aus... So lange braucht halt AMD für eine neue GEN. Und das Big-Little Design ist wieder etwas komplett neues (für AMd)

Ja auf dem Papier konnten Amd,s neue Grafik Karten Theoretisch schon immer Glänzen

Was dann im realen Gaming übrigblieb war aber in der Regel eher ernüchternd

In der Hochglanzbroschüre sieht auch ein Opel Corsa gut aus!

 

[gerX7a]

Über AMD habe ich vor Jahren mal gelesen, das es nur ein CPU und nur ein GPU Team gibt. [...]

Die haben natürlich deutlich beschränktere Ressourcen und müssen sich dem unterordnen und können nur langsam und schrittweise wachsen, aber dementsprechend wird sich auch ihre organisatorische Struktur mit der Zeit ändern. Die nun eingeführte CDNA-Produktlinie ist ein gutes Beispiel für etwas, das sich AMD noch vor einigen Jahren aufgrund von Geld- und Ressourcenmangel nicht hätte leisten können.

Darüber hinaus zur Richtigstellung bzw. da einige Teilaussagen von dir ein falsches Bild vermitteln:
a) Zen4 ist keine komplette Neuentwicklung sondern eine Weiterentwicklung.
b) AMD arbeitet schon seit vielen Jahren an Zen4, nur halt in unterschiedlichen Projektphasen. Beispielsweise deren Michael Clark erklärte in einer Gesprächsrunde Anfang 2018, dass er bereits an Zen5 arbeitet, den man nicht vor 2023+ zu Gesicht bekommen wird.
c) Auch Intel wird schon seit langem an Meteor Lake arbeiten. Hier wird das Compute Tile-Design wohl noch in diesem Jahr fertiggestellt (der Tape-in des Compute Tiles erfolgte bereits Ende Mai'21; mit der CPU ist in 2023 zu rechnen). Solche Technologien brauchen einfach lange bis sie zur Marktreife geführt werden können und das meiste davon bekommt man als Endverbraucher gar nicht mit. Ein gutes Beispiel ist hier Intel's EMIB-Technologie, zu der Intel erste Patente bereits in 2008 aufgab.
d) AMD wird ebenso auch schon längst an der RDNA4-Entwickung arbeiten (ebenso wie nVidia schon seit langem an Lovelace und dessen Nachfolger arbeitet und wie bspw. auch Intel schon längst an seinen HPG/Alchemist-Nachfolgern Battlemage und Celestial arbeiten wird, was auch gar nicht anders möglich ist, da hier aktuell bei Intel anscheinend vorerst gar jährliche Releases vorgesehen zu sein scheinen bei Xe-HPG).

 

[Mazrim_Taim]

Die Gerüchteküche kocht. Ich möchte mal etwas über die Speichergröße wissen (oder viel mehr nicht wissen und mir darüber dann das Maul zerreißen). 32GB sollten es schon sein und auch ein 512Bit Interface wäre bei Nvidia nicht schlecht.

Nur beim Stromverbrauch sind sich eigentlich alle einig:; die nächsten Top Karten werden 450-500W TDP haben. Das war aber auch nicht schwer zu erraten.

So wie ich meine Dich zu kennen war das mit den 32GB ein Aufmacher / Witz.
Kann mir vorstellen selbst die nächste echte Generation die akt. Speichergrößen beibehält oder nur min. ändert.

Neben den erhöhten Stromverbrauch (wird dann die RTX 4060 soviel Strom fressen wie die RTX 2080 ?) dürfte
der Preis (UVP und der "echte") interessant werden.

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Wer das Grauen -weswegen auch immer- kriegt und meint Computer als Hobby abzuschwören sollte sich vorher mal ein Raspberry pi anschauen. Macht Laune.