News PCI Express 7.0: Finaler Entwurf veröffentlicht

PCGH-Redaktion

Kommentar-System
Teammitglied
PCI Express 7.0 soll noch 2025 mit wie üblich doppelter Geschwindigkeit gegenüber der Vorgängerversion final werden. Jetzt gibt es den letzten Entwurf.

Was sagt die PCGH-X-Community zu PCI Express 7.0: Finaler Entwurf veröffentlicht

Bitte beachten: Thema dieses Kommentar-Threads ist der Inhalt der Meldung. Kritik und allgemeine Fragen zu Online-Artikeln von PC Games Hardware werden hier gemäß der Forenregeln ohne Nachfrage entfernt, sie sind im Feedback-Thread besser aufgehoben.
 
Statt "wir wissen, was wir wollen" sollen die endlich mal ein "so kann man es erreichen" veröffentlichen. :motz:

128 GT/s PAM4 sind bei einem zwischen höchster und niedrigster Stufe wechselndem Bitmuster 64 GHz und die müssen so genau ankommen, dass auch die beiden Zwischenlevel sauber aufgelöst werden können. "Wie, zu welchem Preis und über welche Entfernungen soll das umgesetzt werden?", das ist die spannende Frage.
 
Zuletzt bearbeitet:
Das ist das Privileg der Führungskräfte...

Chef: Ja, mach halt doppelt so schnell.
Unbenannt.png





Ingenieur: 33 GHz PAM4... dafuq...
1742481821629.png
 
"Wie, zu welchem Preis und über welche Entfernungen soll das umgesetzt werden?", das ist die spannende Frage.
Das frage ich mich aktuell schon zu PCIe 6, man sieht ja jetzt schon bei 5.0, dass es echte Probleme gibt und die Signalqualität ein echtes Problem ist, dazu kostet PCIe 5 schon viel und hat die Mainboards richtig teuer gemacht.
 
Von PCI-E 5.0 zu 6.0 wird der Takt unverändert gelassen und stattdessen die Zahl der Signalniveaus geändert. Das ist zwar auslestechnisch teuer, weil man weitaus komplexere Schaltungen benötigt, aber sie müssen nicht zwingend schneller arbeiten.

Statt "wir wissen, was wir wollen" sollen die endlich mal ein "so kann man es erreichen" veröffentlichen. :motz:

128 GT/s PAM4 sind bei einem zwischen höchster und niedrigster Stufe wechselndem Bitmuster 32 GHz und die müssen so genau ankommen, dass auch die beiden Zwischenlevel sauber aufgelöst werden können. "Wie, zu welchem Preis und über welche Entfernungen soll das umgesetzt werden?", das ist die spannende Frage.

Das ist das Privileg der Führungskräfte...

Chef: Ja, mach halt doppelt so schnell.
Anhang anzeigen 1489092




Ingenieur: 33 GHz PAM4... dafuq...
Anhang anzeigen 1489091

Korrektur: 128 GT/s sind natürlich nicht 32 GHz, wie ursprünglich geschrieben, sondern 64 GHz. PAM4 kodiert zwar vier Positionen, aber das entspricht ja nur einer Übertragung von 2 Bit. Also muss das Augendiagramm noch einmal auf 50 Prozent X-Ausdehnung gestaucht werden, ohne dass sich die 60 Prozent der Breite ausmachenden, unscharfen Übergangsbereiche berühren. Ich wünsche dem Praktikanten viel Spaß respektive überlasse die Aufgabe dem Leser zur Übung.^^

Bei RAM wird derweil gerade eine Signalübertragung mit knapp über 16 GHz, also einem Viertel, als Weltrekord gefeiert. Gut, DDR ist ein wesentlich störungsanfälliges da paralleles Protokoll, aber das ist halt auch mit Flüssigstoff und "ein paar Minuten hält ’s"-Spannungen.

Korrektur der Korrektur: siehe hier
 
Zuletzt bearbeitet:
"Wie, zu welchem Preis und über welche Entfernungen soll das umgesetzt werden?", das ist die spannende Frage.

Wohin das führen kann, sie man am besten beim 10 GBit Ethernetstandard. Man dachte, dass man dafür zwingend CAT7 Kabel braucht, die Kabel wurden auch vor dem Hintergrund eingeführt. Es gab auch zwei Standards, mit 1m und 15m, Reichweite. Dann haben die Entwickler des 802.3an Standards einfach mal "Hold my Beer" gesagt und ein technisches Wunderwerk entwickelt. Die haben da quasi alles reingestopft, was damals technisch möglich war und ein absolutes Meisterwerk erschaffen. Die Kabel werden von der Netzwerkarte ausgemessen, die Leistung wird in Stufen angepasst. Es wurde alles herausgeholt, was man damals aus den niedrigen Frequenzen rausholen konnte und Fehler werden herausgerechnet, da hat schon die Netzwerkkarte eine aktive Fehlerkorrektur.

Das sorgte dafür, dass die Anforderungen an die Kabel massiv gesunken sind. Statt CAT7 brauchte es nur noch das billigere CAT 6A, wenn man die vollen 100m haben wollte (viele hatten vermutet, dass 100m über Ethernet bei 10 GBit garnicht möglich sind). Mit dem ungeschirmten CAT6 kommt man immerhin noch 55m weit und selbst mit dem uralten CAT5 Kabeln kam man 22m ungeschirmt und 45m geschirmt weit oder auch 45m ungeschirmt, wenn keine Störquelle in der Nähe war. D.h. die meisten Häuser konnten ihre Verkabelung behalten, die schon für das uralte 100MBit Netzwerk eingezogen wurde (wenn man nicht auf Sparverkabelung, mit zwei Adernpaaren, gesetzt hat). Vorallem konnte der uralte RJ45 Stecker weiter verwendet werden, denn hätte man bei Frequenzen über 250MHz (keine IO Frequenzen, sondern reale) gegen etwas neues austauschen müssen. Entweder TERA oder GG45, wobei man sich bei letzteren die Probleme der baldigen Wiederablösung für die Abwärtskompatibilität ins Haus holt


Der Nachteil war, dass dieses technische Wunder seinen Preis hatte. Das ganze ist sehr aufwändig und bei voller Leistung feuert ein einzelner 10GBit Anschluß 2,5W ins Kabel, bei Verlusten von Pi mal Daumen 50% macht das dann 5W pro Anschluß. Deshalb sind 10GBit Netzwerkkarten auch knapp 20 Jahre später relativ teuer (ab 75€), während 100 und 1000MBit Netzwerkkarten nach gut 10 Jahren zur Ramschware mutiert sind.

Ob es das richtige war? Tatsache ist, dass man mit 5GBit und 2,5 GBit sogar zwei Gänge zurückgeschalten und 10GBit Netzwerk einfach herunterskaliert hat. Dafür reicht jetzt auch ungeschirmtes CAT5 Kabel, das (abseits von Deutschland) quasi die gesamte Welt verwendet, 100m weit, bei 5GBit muß man dafür ungeschirmtes CAT6 Kabel verwenden. Auch beim 25 und 40GBit Netzwerk hat man es wohl billiger angehen lassen. Es werden CAT8 Kabel benötigt, wohl inklusive neuer Stecker.

Bei PCIe frage ich mich, wie lange sie da die alten Zöpfe noch mitschleppen wollen. Irgendwann wird der Slot selbst zum Problem. Das Grundprinzip des ganzen stammt ja noch aus den späten 80ern (32Bit IBM Steckplatz, VESA Slot und dann später PCI), da hat keiner an die Hochfrequenzbedürfnisse gut 35 Jahre später gedacht. Ob irgendwann mal ein neues Konzept kommt? Oder gehen sie gleich auf Glasfasern, denn die Faser ist ja seit 50 Jahren die unvermeidliche Zukunft, die bald vor der Tür steht.
 
Hatte auch kurz gestutzt, aber da man doch eigentlich zwei Signale pro Takt übertragen kann, sollte das doch eigentlich passen.

Ne, es wird nur ein Signal pro Takt übertragen – nur halt mit doppeltem Informationsgehalt. So ähnlich wie wenn du hier Posts tippst. Da hat jeder Anschlag sogar einen Informationsgehalt von maximal rund 6 Bit*, aber du überträgst trotzdem nur einen Buchstaben in das Auge des Lesers, nicht 6.

*: "maximal", da real existierende Sprachen nur einen Bruchteil der Kombinationen nutzen und man somit eigentlich pro Wort denn pro Anschlag rechnen muss; "rund" da einige Zeichen von 08/15-Anwendern gar nicht genutzt werden. Aber in der Theorie gibt das qwertzuiopü+asdfghjklöä#<yxcvbnm,.-QWERTZUIOPÜ*ASDFGHJKLÖÄ'>YXCVBNM;:_²³{[]}\@€|µ~^1234567890ß´°!"§$%&/()=?` -Layout Zugriff auf 109 verschiedene Einzelzeichen zuzüglich den 15 Kombinationen âêûîôáéúíóàèìùò. Das ist fast schon 2^7; 2^6 dürfte der Durchschnittsbürger zumindest dann nutzen, wenn er zu unmerkbaren Passwortkombinationen gezwungen wird.

Bei PCIe frage ich mich, wie lange sie da die alten Zöpfe noch mitschleppen wollen. Irgendwann wird der Slot selbst zum Problem. Das Grundprinzip des ganzen stammt ja noch aus den späten 80ern (32Bit IBM Steckplatz, VESA Slot und dann später PCI), da hat keiner an die Hochfrequenzbedürfnisse gut 35 Jahre später gedacht. Ob irgendwann mal ein neues Konzept kommt? Oder gehen sie gleich auf Glasfasern, denn die Faser ist ja seit 50 Jahren die unvermeidliche Zukunft, die bald vor der Tür steht.

Es gibt seit einiger Zeit eine Arbeitsgruppe für eine optische Übertragung. Aber abgesehen davon, dass bei der Slot-Konzeption natürlich niemand Keep-Out-Areas für eine kompatible Implementierung derartiger Neuerungen eingeplant hat und harte Brüche immer ein Henne-Ei-Problem haben, gibt es bislang auch noch keine Großserientaugliche Technik für integrierte optische Verbindungen. Erst seit ein paar Jahren wird an kompakten, Endnutzertauglichen Glasfasersteckern gearbeitet, die innerhalb von PCs genutzt werden können und auch diese Prototypen arbeiten samt und sonders als Faserkabel, nicht als Steckplatz auf einem PCB. Der Hauptfokus der Forschung scheint mir aber aber immer noch darauf zu liegen, überhaupt erst einmal miniaturisier- und integrierbare, also billige, Sender und Empfänger zu perfektionieren. Ich schätze mal, da werden noch viele Jahre ins Land gehen, ehe so etwas PCI-E ersetzt. Naheliegender wären zunächst z.B. CPU-Interconnects.
 
Kein Wunder, dass du da nichts findet, denn PCI-E ist kein von außen getaktetes System und nutzt somit auch kein DDR.* ;-)
Das würde bei der Betrachtung des Signals auf der Datenleitung aber auch keinen Unterschied machen. "DDR" beschreibt nur ein Verfahren, wie eine externe Taktsteuerung mit halber Geschwindigkeit gegenüber der Datenverbindung betrieben werden kann. Bei "DDR 6400" läuft die Taktleitung halt mit 3,2 GHz, aber wenn die Bitfolge "1010101010..." übertragen wird, schwingt das Datensignal trotzdem mit 6,4 GHz und alle Geräte müssen damit klarkommen. DDR-RAM ist nicht wegen der "DDR"-Übertragung schneller (die spart in erster Linie Strom – ein klares 3,2-GHz-Signal ist leichter erreichbar als eins mit 6,4 GHz) sondern wegen dem internen Prefetch, der bei DDR1 mal Signale aus zwei Speicherzellen fix hintereinander sendete, statt jede einzeln mit dem Controller zu verbinden. Mittlerweile (DDR5) ist man aber bei einem 16-Bit Prefetch (=> 6,4 MT/s mit 3,2 GHz angesteuert erfordern Speicherzellen, die mit 400 MHz arbeiten können) – absoluter Kinderkram gegenüber PCI-E. Seit 6.0 werden Pakete bis 32.768 Bits unterstützt. (Plus Header, etc.)

*: Das eigentliche Taktsignal ist bei PCI-E ins Datensignal eingebettet. Es gibt zwar einen Referenztakt (als eine von meiner Erinnerung nach drei Möglichkeiten), um Host und Client zu synchronisieren, aber das ist wirklich grob – halt die im UEFI einstellbaren 100 MHz, wenn ich mich nicht irre. (In den Specs finde ich gerade nur "100 ns"-Angaben zu Takten, aber das wäre die Zykluslänge eines 10-MHz-Signals.) Pro Zyklus dieser Referenz werden dann aber eben nicht eins ("SDR"), zwei ("DDR") oder vier ("QDR") Datenzeichen übertragen, sondern 64.000 ("WTFDR"). Und das bei 6.0 halt mit einem Informationsgehalt von je zwei Bit.
 
Kein Wunder, dass du da nichts findet, denn PCI-E ist kein von außen getaktetes System und nutzt somit auch kein DDR.* ;-)
Gut, es ist es nicht DDR, aber wenn du dir z.B. mal anguckst, wie das bei Ethernet aussieht, siehst du vielleicht, was ich meine. Die Symbolrate ist doppelt so hoch wie die Bandbreite und die dürfte eine große Rolle bei der nötigen Signalqualität spielen. Da redet man einfach schnell aneinander vorbei, weil Takt, Symbolrate, Bandbreite, Transferrate usw. oft wild durcheinandergeschmissen werden. Vermutlich habe ich das hier jetzt auch nicht korrekt gemacht, weil Takt auch alles mögliche heißen kann, ich aber von der Bandbreite ausgegangen bin. Ganz korrekt wäre wohl, dass man 64 GBd und dafür eine Leitung, die eine Bandbreite von 32 GHz sauber genug übertragen kann, benötigt.
*: Das eigentliche Taktsignal ist bei PCI-E ins Datensignal eingebettet. Es gibt zwar einen Referenztakt (als eine von meiner Erinnerung nach drei Möglichkeiten), um Host und Client zu synchronisieren, aber das ist wirklich grob – halt die im UEFI einstellbaren 100 MHz, wenn ich mich nicht irre. (In den Specs finde ich gerade nur "100 ns"-Angaben zu Takten, aber das wäre die Zykluslänge eines 10-MHz-Signals.) Pro Zyklus dieser Referenz werden dann aber eben nicht eins ("SDR"), zwei ("DDR") oder vier ("QDR") Datenzeichen übertragen, sondern 64.000 ("WTFDR"). Und das bei 6.0 halt mit einem Informationsgehalt von je zwei Bit.
Es ist auf jeden Fall erwähnenswert, dass PCI-E, wie Kommunikationsprotokolle üblicherweise, kein Taktsignal mitschickt, bzw. nebendran laufen hat. Beide Seiten einigen sich aber auf eine Symbolrate (je nach Version 2,5 bis 64 GBd) und die Daten werden so kodiert, dass die jeweilige Gegenseite die durch die beiden unabhängigen Taktgeber zwangsweise auftretende Phasenverschiebungen korrigieren kann. Also ganz banal gesagt nicht zu oft das gleiche Symbol am Stück. Oft wird das so kodiert, dass der Code auch als simple Fehlererkennung fungieren kann.

64.000 Symbole pro Zyklus würden bei 64 GBd einer Zyklusdauer von 1 µs entsprechen. Gut, dafür kenne ich mich jetzt mit solchen Protokollen und PCI-E im speziellen nicht genug aus, aber die kann ja prinzipiell, genau wie die Symbolrate mehr oder weniger beliebig aus dem Referenztakt, was auch meiner Meinung nach die 100 MHz aus dem UEFI sind, generieren. Ich kann mir aber gut vorstellen, dass die resultierenden 128 Kb pro Zyklus für ein paketbasiertes Protokoll durchaus noch feinkörnig genug sind.
 
Für Baud gilt fast das gleiche, wie für Hertz. Deine Zahlen passen aber allgemein für PCI-E 6.0:
Eine Datenrate von 64 GBit/s
ergibt mit 4 verschiedenen Symbolen gleich 2 Bit pro Zeichen
eine Signalrate von 32 GBd/s
welche bei einem Worst-Case-Signalinhalt, der permanent zwischen dem höchsten und niedrigsten Signalpegel springt (PAM4: 0-3-0-3-0-3-0-3-0-...), zu
einer Schwingfrequenz des Signals von 32 GHz
führt.
Für PCI-E 7.0 sind es entsprechend 128 GBit/s = 64 GBd/s ~ 64 GHz maximal. (Minimal deutlich weniger; ein 0-0-0-0-3-3-3-3-0-0-0-0-3-3-3-3-...-Inhalt ergäbe ein 16-GHz-Rechteckprofil.) Siehe auch den bereits verlinkten Artikel. Korrekt auseinanderhalten muss man die Begriffe aber natürlich. Vor allem "Bandbreite" wird für alles mögliche oder, genau deswegen, besser gar nicht verwendet.
 
eine Signalrate von 32 GBd/s
welche bei einem Worst-Case-Signalinhalt, der permanent zwischen dem höchsten und niedrigsten Signalpegel springt (PAM4: 0-3-0-3-0-3-0-3-0-...), zu
einer Schwingfrequenz des Signals von 32 GHz
Von 0 auf 3 ist aber nur eine halbe Schwingung. Innerhalb einer Schwingung kann man die "Strecke" vom Minimum zum Maximum zwei mal zurücklegen und dementsprechend auch zwei Symbole übertragen. Man kann also über eine Leitung, die einen Sinus mit n Hz ausreichend sauber übertragen kann, 2n Baud übertragen.
 
Oh, stimmt. Den Punkt hatte ich meiner Rechnung gar nicht berücksichtigt.
Dann ist es ja doch nur ein schnödes 32-GHz-Signal im Worst Case für 7.0.
 
Zurück