Offizielles zu Zen: Architekturdetails und Benchmark gegen Core i7-6900K

Im Grunde muss AMD bei gleicher oder ähnlicher Leistung einen geringeren Preis ansetzen. Nur so, wird man Leute von Intel zu AMD locken können und den Marktanteil wieder erhöhen können.
Wenn die Produkte von AMD und Intel das Gleiche leisten und gleich teuer sind, werden die meisten trotzdem zu Intel greifen, einfach weil es die bekanntere Marke ist.
 
Trotzdem sollte man sich im Klaren sein, dass die aktuellen Preise bei AMD aus der Not geboren sind, da man leistungstechnisch nicht an Intel heran kommt. Bei der selben Leistung werden die Preise wohl 10-20% unter Intel starten. Auf jeden Fall dürfe dann im mittleren Preisbereich der Preiskampf losgehen, was für uns Endkunden nur gut sein kann. High End CPUs werden dagegen immer noch schweineteuer bleiben. Wer bereit ist, 1000€ für eine CPU auszugeben (weil er sie ja in 5 Jahren noch braucht, ist klar....) bezahlt auch 1100€. High End war immer teuer. Nicht, weil der Preis gerechtfertigt ist, sondern weil die Leute ihn bezahlen.
 
Anstatt der langweiligen Preisdiskussionen würden mich ein paar Aussagen zu den Infos auf den neuen Slides interessieren. Locuza?

Kenne mich selbst leider nicht so mit Architekturen aus.
Der Preis ist eine Seite der Medaille, die andere die Leistung und am Ende steht das Preis/Leistungsverhältnis was wesentlich darüber entscheiden wird, ob AMDs Angebote interessant sein werden.
Ich denke es ist nicht langweilig, aber ohne Festsetzung von AMD bleibt der Preispunkt natürlich im Dunklen.

Bezüglich der Architektur kenne ich mich auch nicht aus, konkret geben die Hot-Chips-Folien jetzt aber Daten über die verschiedenen Register-Größen und Befehlsschlangen auf.
Rein von den verschiedenen Größen befindet sich Zen zwischen Haswell und Skylake, welche Computerbase in der Gallerie (Die zweite mit 10 Bildern) eingepflegt hat:
AMD Zen: Der riesige Architektur-Sprung zu Excavator im Detail - ComputerBase

Die SMT-Übersicht ist interessant, hier gibt es keine exklusiven Ressourcen für zwei Threads, sondern diese werden geteilt, es läuft also praktisch wie bei Intel ab.
SMT ist natürlich deaktivierbar, hier entscheidet dann einfach AMDs Produktvorstellung wie die Angebote aussehen.

Offen bleibt die Pipelinelänge, welche einen großen Anteil an der Taktbarkeit eines Designs hat, je länger, desto mehr Takt kann man in der Regel fahren.
Es fehlen konkrete Angaben zu den Cache-Latenzen und alle Details bezüglich des Uncores (PCIe-Lanes, DDR4-Speed etc.).

Die spannende Frage wie fein AMD die Kerne deaktivieren kann wird leider nicht direkt beantwortet.
 
Wo gibt es den den bitte ?
Der 6900K kostet über 1000€.

Update: RawMangoJuli meinte ja mit Turbo auf 3GHz, die gibts in der Tat für knapp 425
Intel Xeon E5-2620 v4, 8x 2.10GHz, boxed Preisvergleich | Geizhals Deutschland


genau den mein ich :)

kann mir eig jemand sagen, ob ich den permanent auf allen Kernen mit 3 GHz laufen lassen könnte?



HT wird bei Zen nicht abschaltbar sein?

das geht ja mal garnicht -.-
 
Da steht nicht, dass man es abschalten kann, nur, dass ein einzelner Thread Zugriff auf alle Ressourcen in einem Kern hat (anders als bei einem BD-Modul).

Aber selbst wenn man es nachher wirklich nicht im BIOS abschalten können sollte, verstehe ich nicht, warum das jetzt schon wieder ein Argument gegen Zen sein soll, wenn man a) dasselbe mit Core-Pinning per Software erreichen kann und b) man auch bei Intel nie einen nennenswerten Nachteil durch SMT hat.
 
Der Preis ist eine Seite der Medaille, die andere die Leistung und am Ende steht das Preis/Leistungsverhältnis was wesentlich darüber entscheiden wird, ob AMDs Angebote interessant sein werden.
Ich denke es ist nicht langweilig, aber ohne Festsetzung von AMD bleibt der Preispunkt natürlich im Dunklen.

Ja, da hast du wohl recht. War eher so gemeint, dass es mich persönlich zum jetzigen Zeitpunkt nicht interessiert, da man eh nix konkretes zu sagen kann.

Mal sehen, welche Infos noch durch die eigentliche Präsentation durchkommen.
Was mir so aufgefallen ist, dass die Caches teilweise größer und höher assoziativ als bei Intel sind. Aber wie gesagt, bin echt ein Noob bei diesen Themen. :D
 
Scheint wohl auch so, als wird sich die ZEN-CPU wirklich nur in Viererblöcke teilen lassen.

Damit wären die 6 Kerner ausgeschlossen.

Computerbase schrieb:
Einzelne Kerne fasst AMD mit den Caches zu einem Viererblock zusammen und nennt das neue Konstrukt CPU Complex (CCX). Auf die vier Kerne entfallen 8 MByte L3-Cache, der Cache ist dabei in mehrere Slices aufgeteilt.

Hieße aber auch, das der 8 Kerner dann 16 MiB Cache hätte, wenn ich das richtig verstehe. Damit wäre man ja wieder auf einem ähnlichen Niveau wie bei Intel.
 
Ja, da hast du wohl recht. War eher so gemeint, dass es mich persönlich zum jetzigen Zeitpunkt nicht interessiert, da man eh nix konkretes zu sagen kann.

Mal sehen, welche Infos noch durch die eigentliche Präsentation durchkommen.
Was mir so aufgefallen ist, dass die Caches teilweise größer und höher assoziativ als bei Intel sind. Aber wie gesagt, bin echt ein Noob bei diesen Themen.
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1. Ja, da stimme ich natürlich zu.
2. Der L1D-Cache ist bei beiden in dem Sinne gleich, 32KB 8-Fach-Assoziativ.
Der L1I-Cache ist bei AMD doppelt so groß (64KB vs. 32 KB) aber nur 4-Fach-Assoziativ, bei Intel sind beide gleich groß und haben die selbe Assoziativität.
Der L2$ ist bei Intel seit Sandy-Bridge nur 256 KB groß, er war bis Haswell 8-Fach-Assoziatviv, aber ab Skylake hat das Intel aufgrund der Effizienz auf 4-Fach abgespeckt.
Zen bietet 512 KB 8-Fach-Assoziativ an.
Der L3$ ist grundsätzlich gleich strukturiert, 8 MB 16-Fach-Assoziativ.

Eine höhere Assoziatvität bedeutet eine höhere Hit-Rate im Cache, demgegenüber steht wohl die Komplexität und der Stromverbrauch gegenüber.
AMD bietet jetzt ein inklusives Cache-Design, dass heißt alle Daten vom unterem Cache-Level werden auch in das größere geschrieben, um die Daten Konsistent zu halten.
Da Zen einen größeren Instruction-Cache mitbringt, ist es natürlich im Sinne vom Platz auch gut das der L2$ größer ist, dafür bleibt vom L3$ effektiv weniger übrig, da dort alle Daten gespiegelt werden.

Hier geht es denke ich um brutale Feinheiten, welche Cache-Größe und Latenz für Aufgabe X besser abschneidet und was man sich das im Sinne von Platz und Stromverbrauch kosten lässt.

Scheint wohl auch so, als wird sich die ZEN-CPU wirklich nur in Viererblöcke teilen lassen.

Damit wären die 6 Kerner ausgeschlossen.

Hieße aber auch, das der 8 Kerner dann 16 MiB Cache hätte, wenn ich das richtig verstehe. Damit wäre man ja wieder auf einem ähnlichen Niveau wie bei Intel.
Jaguar von AMD wurde auch immer in Vierer-Blöcken skaliert, dort gab es auch deaktivierte Chips mit nur 2 Kernen.
Ansonsten hat der 8-Kerner insgesamt 2x 8 MB L3$, die Performance und Cache- Kohärenz davon wird interessant sein.
Intel betreibt mit ihren Ringen, den Brücken und der verschiedenen Snooping-Mechanismen viel Aufwand.
 
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Scheint wohl auch so, als wird sich die ZEN-CPU wirklich nur in Viererblöcke teilen lassen.
Damit wären die 6 Kerner ausgeschlossen.
Das finde ich irgendwo schade. Wäre bestimmt interessant gewesen und eine gute Zwischenlösung für diejenigen welche der Achtkerner zu teuer ist.
 
"1T mode" impliziert es gibt auch einen Ausschalter für SMT,
"1T mode" bzw. ähnliches Vokabular stand bei AMD bisher immer für die Zeiträume, in denen nur ein Thread pro Kern oder Modul gleichzeitig aktiv ist, siehe Fam15h Software Optimization Guide.
Ich glaube auch nicht, dass ein sonderlich großer Teil der potentiellen Kundschaft, die AMD anvisiert, überhaupt ein Interesse daran hat, die CPU mit weniger Leistung zu betreiben.

Ich gehe aber mal davon aus, dass es sich zumindest auf den meisten Desktop-Boards dennoch deaktivieren lässt. Selbst Bulldozer war dahingehend konfigurierbar.

Damit wären die 6 Kerner ausgeschlossen.
Sie könnten immer noch auf jedem Kern-Cluster jeweils einen Kern deaktivieren. Klingt aber tatsächlich etwas abwegig, da gebe ich dir Recht.

Hieße aber auch, das der 8 Kerner dann 16 MiB Cache hätte, wenn ich das richtig verstehe. Damit wäre man ja wieder auf einem ähnlichen Niveau wie bei Intel.
Nur, dass Intel hier den Vorteil hat, dass alle Kerne mit niedriger Latenz auf alle Daten im L3 zugreifen können.

Ist schon bekannt, wie genau die beiden CCX kommunizieren? Wenn alles über den RAM geht, wird es langsam, wenn die direkt miteinander verdrahtet sind, kann es etwas schneller gehen, aber an die Leistung eines 1x16MB-Caches wird das ganze nicht immer heranreichen.
 
Zuletzt bearbeitet:
Würde ich eher nicht denken. Wird wohl so wie mit den CUs auf denn GPUs sein, die lassen sich ja auch nur im ganzen deaktivieren. Zumindest wenn man nicht Nvidia ist und dabei auch Cache und Speicheranbindung kastrieren will.
 
"1T mode" bzw. ähnliches Vokabular stand bei AMD bisher immer für die Zeiträume, in denen nur ein Thread pro Kern oder Modul gleichzeitig aktiv ist, siehe Fam15h Software Optimization Guide.
Ich glaube auch nicht, dass ein sonderlich großer Teil der potentiellen Kundschaft, die AMD anvisiert, überhaupt ein Interesse daran hat, die CPU mit weniger Leistung zu betreiben.
1T mode spricht aber explizit von einem Modus und nicht das ein Thread neben einem anderem dynamisch Zugriff auf alle Ressourcen hat.
Ich denke es ergibt auch wenig Sinn ein CPU-Design zu entwerfen, welches nicht fähig ist nur einen Thread pro Kern zu verwalten.
Das ergibt sich für AMD schon einfach aus Debug/Validierungsgründen und den Markt den sie ansprechen wollen.
Es gab einige negative Beispiele wo das Scheduling von mehreren Threads unter SMT nicht gut geklappt und wann immer so etwas auftaucht, wäre es natürlich nett die Kontrolle über das Feature zu haben.

Ist schon bekannt, wie genau die beiden CCX kommunizieren? Wenn alles über den RAM geht, wird es langsam, wenn die direkt miteinander verdrahtet sind, kann es etwas schneller gehen, aber an die Leistung eines 1x16MB-Caches wird das ganze nicht immer heranreichen.
Mehr als die Folien gibt es aktuell nicht, vielleicht gibt AMD bei der Präsentation noch ein paar Details heraus.
Ich denke nicht das alles über den RAM gehen wird, aber es stellt sich natürlich die Frage wie schnell der Interconnect ausfällt.
Bei den Konsolen hat der Zugriff auf den anderen L2$ ~190 Zyklen gebraucht vs. ~30 für den lokalen.
Den GDDR5 Zugriff hat Naughty Dog grob mit 220+ angegeben:
PlayStation 4K is reportedly real, so what kind of performance can we expect? | ExtremeTech
Microsoft Frees Up Seventh CPU Core For Xbox One Developers RedGamingTech

Da kann man natürlich nur hoffen, dass es bei Zen wesentlich besser abläuft.
 
Bei Heise gibt es auch noch ein paar Infos: AMD Zen: Weitere Details zu AMDs neuer Prozessor-Architektur | heise online

Pro CCX sollen es wohl 16 PCIe-Lanes sein. Der 8 Kerner "Zeppelin" hätte demzufolge 32 Lanes.

Damit hätte man also für 2 GPUs jeweils die vollen 16 Lanes zur Verfügung. Bei einer GPU könnte man noch viele PCIe/M.2-SSDs, Soundkarten usw. anschließen.

Heise.de schrieb:
4 Kerne bilden zusammen mit ihren Caches und zwei L3-Cache-Segmenten von jeweils 1 MByte einen CPU-Complex. Den Zeppelin-Chip mit zwei solchen CPU-Komplexen hat AMD noch nicht beschrieben.
Von durchgesickerten Roadmaps weiß man, dass er zwei DDR4-Speicherkanäle und 32 PCIe-Lanes haben soll. Der Serverchip Naples mit bis zu 32 Kernen hat dann vier solcher Zeppelin-Dice auf einem Multichipmodul, die über ein weiterentwickeltes Hyper-Transport miteinander kommunizieren. Der gesamte Naples-Chip mit über 5000 Pins bietet dann insgesamt 128 PCIe-Lanes und 8 Speicherkanäle.
 
Ich hoffe vor allem, dass AMD einen vernünftigen Chipsatz raushaut. Mindestens 20 PCIe 3.0 Lanes und USB 3.1 über den Chipsatz. Dazu am besten noch einen Speichercontroller, der DDR4 mit Frequenzen bis zu 3.2GHz unterstützt.
Was den CPU Part angeht, sieht es ja ganz gut aus.
Nur eine Frage wegen diesem "1T mode": heißt das, dass schlechtere Performance durch SMT (wie bei manchen Games mit einem i7l) verhindert wird? Also ohne SMT im BIOS zu deaktivieren.
 
Endlich wieder eine konkurenzfähige cpu von amd...hoffentlich ist das nicht wieder eine marketingblase die platzt wenn der chip am markt ist...frag mich nur wieviel der gute zen kosten wird wenn das konkurenzprodukt von intel 1000 kostet!?
 
Ich hoffe vor allem, dass AMD einen vernünftigen Chipsatz raushaut. Mindestens 20 PCIe 3.0 Lanes und USB 3.1 über den Chipsatz. Dazu am besten noch einen Speichercontroller, der DDR4 mit Frequenzen bis zu 3.2GHz unterstützt.
Was den CPU Part angeht, sieht es ja ganz gut aus.
Nur eine Frage wegen diesem "1T mode": heißt das, dass schlechtere Performance durch SMT (wie bei manchen Games mit einem i7l) verhindert wird? Also ohne SMT im BIOS zu deaktivieren.
Nein, es heißt sehr wahrscheinlich einfach das gar kein SMT verwendet wird und ein Thread Zugriff auf alle Ressourcen vom Kern hat.
Zwei Threads könnten bei sub-optimalen Scheduling wie bei Intel Probleme bereiten, wie es tatsächlich sein wird werden handfeste Ergebnisse klären müssen.
AMDs Zen ist von der Architektur natürlich etwas anders, als Intels, entsprechend könnte sich auch SMT etwas anders verhalten.

Für die HPC-APU ist DDR4-Support mit bis zu 3.200 Mhz geplant, laut Gerüchten wird Summit-Ridge aber nur Support bis 2.400 bieten.
Wenn die gleichen dies verwendet werden, sollte man immerhin davon ausgehen können das der Controller 3,2 Ghz mitmacht.
 
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