AW: Navi: Vega 10 könnte AMDs letzte große GPU sein
Ich glaube, von den multiplen Chips auf NV1-Karten war nur einer für die 3D-Bearbeitung zuständig. Aber zusammen mit dem 3dfx-Altlasten sollte Nvidia die Voodoo-1- und -2-Details eingekauft haben. Bei denen arbeiteten tatsächlich zwei respektive drei Chips am Rendering mit.
Die meisten sprechen ja über Infinity Fabric als Verbindung zwischen den Chips,
hab da aber eine andere Idee....
Wie wäre das mit stacking, a la HBM?
Evtl hat sich AMD ja auch deswegen so früh für HBM interessiert?!
Wäre sowas überhaupt möglich zu realisieren?
Wären die Latenzen dann nicht erheblich besser?
Ich hab keine Ahnung, nur ne idee^^
Gestackte Logik gilt seit über einem Jahrzehnt als Königsweg zur weiteren Steigerung der Integrationsdichte, aber es ist schlicht nicht möglich, die tieferen Lagen eines derartigen Stacks ausreichend zu kühlen und mit Strom zu versorgen. IBM hat vor einigen Jahren sogar mal über Kanäle im Silizium mit Flüssigmetallkreislauf spekuliert.
In Anbetracht, dass man über den Speicher von Navi nichts außer "nextgen" weiß, finde ich es voreilig zu sagen, dass nicht mehrere Chips gleichzeitig darauf zugreifen werden können. Ich halte eine solche Architektur zwar nicht für wahrscheinlich, aber es gibt durchaus Speicherarten die dies zuließen.
Wissen tut man über Navi nichts außer den Codenamen. Alles andere ist mehr oder minder realistische Spekulation. Da es am Markt mit Ausnahme von HMC keinen einzigen Multi-Host-Speicher gibt, der in die Nähe der von GPUs benötigten Datentransferraten kommt (und seit
VRAM - nicht mit "GDDR-RAM auf Grafikkarten" zu verwechseln - auch nicht gab), ist diese Spekulation aber eher unwahrscheinlich.
Billiger weil: Weniger Ausschuss. Ein Fehler pro (z.B.) 1000mm² = mehr funtkionierende kleine als große Chips.
Ist es eine Technologie die Nvidia nicht zur Verfügung hat? Nein, Infinity-Fabric hat weder Intel noch Nvidia. Die Inter-Chip-Kommunikation können beide nicht bzw. aktuell (scheinbar) nicht gut genug. OB Nvidia da eventuell schon was fertig entwickelt hat, das in der nächsten Generation aufschlägt... keine Ahnung. Nix bekannt. Aber AMD hat und kann.
Nvidia könnte möglicherweise NV-Link entsprechend skalieren, Intel hat UPI. Beide Schnittstellen sind zumindest als Sockel-Sockel-Interconnect konkurrenzfähig zu HT/IF. Bislang galt dieses Niveau aber als unzureichend für GPU-Zwecke und AMDs Threadripper selbst profitiert in vielen Spielen vom "Game Mode", der die Hälfte aller Kerne und Speichercontroller deaktiviert, um ja nicht den Die-Die-IF nutzen zu müssen. Und verglichen mit einer Grafikkarte muss Threadripper eine lächerlich kleine Anzahl an Ausführungseinheiten koordinieren und hat riesige Caches dafür zu Verfügung.
Afaik wird HMC in Intels HPC Karten (Knight's irgendwas) verbaut, genauso wie in Fujitsus SPARK64 Reihe. Aber das ist ein sehr eingeschränkter Markt für jenen Speicher, das stimmt.
HMC hat ein gewisses Imageproblem, denn als jenes fertig war, war GDDR5 auch nicht mehr langsamer. Folglich war jener zu dem Zeitpunkt nur teurer für den Einsatz in Grafikkarten. Der Nachfolger HMC2 hat dasselbe Problem mit einer Bandbreite von maximal 480GB/s - es braucht also quasi ein MCM um HMC wirklich interessant zu machen
Der Xlfx muss an mir vorbeigegangen sein, demnach wäre HMC doch verfügbar. Wie du aber richtig feststellst: Man müsste zahlreiche Stacks parallel nutzen und entsprechend viele HMC-Links routen, um auch nur das Niveau von HBM zu erreichen. Nach einer Maßnahme zur Kostensenkung klingt dies nicht.
Der HM-RAM von Knight's Landing ist übrigens kein vollwertiger HMC. Details sind leider nicht bekannt, es gibt aber Spekulationen das Intel auf den Basis-Logik-Die verzichtet und nur die für HMC entwickelten Speicher-Dies als stacked DRAM nutzt. Das wäre deutlich billiger und für einen (Single-)GPU-ähnlichen Beschleuniger angemessen, aber die entscheidenden Vorteile des Hybrid-Konzeptes (Speicher + Logik) einschließlich der Netzwerk-Option gingen verloren.
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