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Stimmt, am Bus 0 (elektrisch) aber die Downstream - Bus Brücke arbeitet scheinbar auf Protokollebene, weil sie als Status aktuell, 16gt/s @ 16 Lanes, ausgibt. Vielleicht ne Kompatiblitätssache. Laut Hersteller, muss der PCIe Slot auch mindestens 16 Lanes haben.
Die Karte hat elektrisch nur 8 Lanes.
Dass der Slot x16 breit ist, ändert da nichts dran.
Man kann das auch ganz klar sehen, wenn man sich den PCIe Anschluss der GPU anschaut, denn die 2. Hälfte des x16 Slots hat keine Kontakte.
Jup. Ist durch 2 logische Layer gesteuert. die 8 Lanes bekommen 2 x 16 Signale auf je 4 Lanes im Downstream und im Upstream bekommen die 16 Lanes 2 x 8 Signale auf je 8 Lanes. Die Transferrate entspricht im Downstream, PCIe 3.0 mit 16 Lanes und im Upstream PCIe 2. 0 mit 16 Lanes. Da werden einfach nur die freien Lanes benutzt, um ein PCIe 4.0 Signal symetrisch 2 PCIe 3.0 Signale zu splitten. In die andere Richtung geht das nur asymetrisch weil 2x2 PCIe 3.0 Signale nötig sind um einen PCIe 4.0 Signalschritt zu entsprechen.
Klingt zwar unheimlich technisch was du da fabulierst, aber wenn man sich einfach mal Bilder vom PCB ansieht wird schnell klar dass die Kontakte für die hinteren 8 Lanes garnicht geroutet sind Sapphire Radeon RX 5500 XT Pulse 4 GB Review | TechPowerUp
Die Anforderung x16 bezieht sich auf die Slot-Größe nicht auf die Lane-Ausstattung.
Klingt zwar unheimlich technisch was du da fabulierst, aber wenn man sich einfach mal Bilder vom PCB ansieht wird schnell klar dass die Kontakte für die hinteren 8 Lanes garnicht geroutet sind Sapphire Radeon RX 5500 XT Pulse 4 GB Review | TechPowerUp
Die Anforderung x16 bezieht sich auf die Slot-Größe nicht auf die Lane-Ausstattung.
Es ist auch nicht einfach zu verstehen. Datentransfers erfolgen nicht mehr, im Rahmen binärer Logik oder nach dem Paritäts Prinzip.
Die Übertragung wird zwar in Giga Transfer / Sek. angegeben aber das ist nur die aktuelle Menge. Das Signal bestimmt den Wert. Ich weis noch immer kein spezifische Wort dafür. Ich nenn es einfach Signalschritteweite(PCIe 1.0) .PCIe 4.0 reduziert die Signalschrittweite in Stufen bis alle Schritte auf dem Signalweg, einen Transfer schaffen. Und GT/s bedeutet, die "Mindestmenge" (nicht Maximal) an Bits, die mit einem Signal, in einer Schrittweite(vom Ausgang zum Eingang), fehlerfrei transportiert werden kann.
Daduch ist man in der Lage, mehrere Signale am Signal-Ausgang, mittels Protokoll, in ein digitales Signal zu encodieren und über eine Leitung zum Signal- Eingang zu transferieren, wo es vorher wieder decodiert wird. Das machen die logische Layer.
Wie gesagt. Es ist schwieg was zu erklären, für dass man selbst die Wörter erfinden muss. GT/s ist völlig irreführender Bullshit. Schrittgeschwindigkeit hab ich auch gelesen. Hat nix direkt mit Geschwindigkeit zu tun, sondern wieviele Bits kann ich transportieren, im Verhältnis zum Signalweg, ohne das Signal zu verlieren.
führt jedoch auf einem Nicht-Ryzen-3000-Unterbau effektiv zu PCI-E 3.0 ×8 mit einer gemessenen Transferrate von gut 6,5 statt rund 12,5 GByte pro Sekunde.
Sry, ich konnts mir nicht verkneifen, Das mit dem Signal war ne Grizzly Bär Ode. Ich hab gedacht, da würden paar mehr User drauf einsteigen. LoL
Was die Anbindung angeht. Ich hab n Screeny der das zeigt. Du darfst auch nicht vergessen, der Upstream ist klar an die physikalischen Grenzen von 8x8GT/s gebunden. Für den Downstream kann mann aber die 16GT/s von einer Lane, mittels 2 logischer Brücken halbieren, so dass auf Systemebene logische 2 Lanes an dem Host gebunden sind. Siehe Screen.
Bus 0, der Host, ist die Maschinenebene
Bus 3, der VGA Contr. , ist die Systemebene
Bus 1 und 2 sind nur Logiklayer. Der Host ist an das logische Layer Bus 1(inkl. 3) gebunden. Für den Host ist Bus 1 das Gerät welches physikalisch Bus 3 ist, also der Systemtreiber der Graka.
Der logische Bus 1 ist mit dem logischen Bus 2(inkl. 3) verbunden. Der Systemtreiber der Graka sieht nur den Host als einzelne Schnittstelle. Er weis nicht, dass eine Logik existiert, die den Datentransfer einer Lane halbiert und auf 2 Lanes verbreitert .
Logischerweise geht das nur für den Downstream. Frag nicht wie sehr das ins Gewicht fällt. Das weis ich auch nicht. Jedoch nehm ich an, Downstream == "Grafikkarte -->Transfer--->Rechner" und umgekehrt.
Gruss Acht
P.S. irgend einen Vorteil muss es ja haben. Warum sollte sich AMD sonst die Mühe machen, eine extra Logik, für Transport und Steuerung, zu entwickeln. Ich kann das nicht nachvollziehen. Für eine reale 8x8gt/s Anbindung, wäre einfach eine simple logische Brücke mit Switch ausreichend und auch kompatibel.
