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NewsDDR5: Neue HUDIMM-Speichermodule sollen Preise senken
Jein. Der Standard erlaubt wohl 64GiBit Einzelchips, also könnte man hier 8GiByte Module aus einem Speicherchip bauen statt 16GiByte als hätte Untergrenze zu haben.
Es gibt nur keine 64 GiBit Chips ^^
Aktuell hat Micron mit ihren 32 GiBit Chips das Maximum am Markt, während die guten Hynix Chips noch mit 16 GiBit (A/M Die)* oder 24 GiBit (M Die)*
Also würde es eher so sein, dass man ggf. 4 ICs an einen 32 Bit Channel setzen kann, also 8 GiB bis 16 GiB pro Modul, je nachdem ob 16, 24 oder 32 GiBit ICs.
Während es eben normalerweise (bei klassischen UDIMMs) 8 ICs mit 2x32 Bit Channels sind und entsprechend 16 bis 32 GiB pro Modul bei Single Side bzw 32 bis 64 GiB pro Modul bei Double Side Bestückung.
Effektiv also (vermutlich!) halbe Bandbreite bei halber IC Zahl.
* Es gibt auch H16H, die sind aber nur "Abfall"-H16A. Außerdem gibts angeblich noch H24A, aber noch nie gesehen
Intel braucht gute Werbung, und wenn sie das hinbekommen – wovon ich jetzt mal ausgehe – heißt es überall in den Medien: Intel hat uns nicht vergessen, Intel rettet den PC für Heimanwender usw. Das begrüße ich. Jetzt stellt sich die Frage, was ein 32-GB-Kit kosten wird. Aktuell kosten zwei Bausteine 400, kostet es mit nur einem dann 200? Immer noch besser als ersteres, aber schon mal ein Anfang in die richtige Richtung. Ich hoffe, AMD steigt mit ein und macht hier keinen strategischen Fehler, sonst würde man Kundschaft an Intel verschenken. Aber ich finde gut, was sie da vorhaben, und klatsche aus Respekt in meine Hände.
Also wird der Rückstand von Intel auf AMD im Gaming also noch größer. Glückwunsch. Ich hoffe die Techseiten und Youtubekanäle werden das ausgiebig testen.
Was für ein Käse, wer will so was? Besser wäre endlich mal Quad Channel für Consumer und mehr PCIE Lanes aber bestimmt kein Singlechannel RAM. 1x32bit, dann noch ATA133 anstatt SATA3 im Spar-Abo oder was?
Was für ein Käse, wer will so was? Besser wäre endlich mal Quad Channel für Consumer und mehr PCIE Lanes aber bestimmt kein Singlechannel RAM. 1x32bit, dann noch ATA133 anstatt SATA3 im Spar-Abo oder was?
Keine Ahnung, warum mein Post hier vom Mod gelöscht wurde, aber ich erkläre es gerne noch einmal. Durch den günstigeren RAM erhält man eine halbierte Bandbreite, was den Speicher günstiger macht, da die vier fehlenden ICs entfallen. Er kostet also weniger als normaler DDR5-RAM, bietet zudem eine bessere Verfügbarkeit und hat einen geringeren Stromverbrauch. Manche werden sagen, dass man damit nichts anfangen kann und die Teile nur für Office-PCs taugen, aber wie schon oft in Tests gesehen, reichen ganz normale RAMs fürs Gaming völlig aus.
Und ich bleibe dabei: Sei bitte freundlicher und stell keine Behauptungen über Menschen, die du nicht persönlich kennst.
Mich würden in jedem Fall Vergleichstests interessieren, nicht nur 2x 32-Bit vs. 1x 32-Bit, sondern auch vs. 1x 64-Bit - das auch unterstützt wird - sowie auch vs. DDR4.
Kommt auf das Anwendungsszenario an, manche Profitieren von der höheren Brandbreite, andere von den häufigeren möglichen Datenzugriffen.
Dadurch das man eigentlich nur noch selten, eine einzige Anwendung gleichzeitig nutzt, sondern im Hintergrund noch Anwendungen laufen - und auch aktiv Daten verarbeiten -, sind 2x 32-bit häufiger von Vorteil. Von 1x 64-bit (bis DDR4) auf 2x 32-bit umzustellen, war zwar mit Blick auf die Serveranforderungen erfolgt, aber in Endkunden-PCs profitiert man auch häufig davon.
Mit 4 Riegel hätte man wieder die gleiche Anzahl der potentiellen Zugriffe, wie bei 2 Riegel mit 2x 32-bit.
Das bringt natürlich nur so lange etwas, wie man nicht Lese-Zugriffe auf ein und denselben Riegel hat.
Also wenn man 4 Zugriffe hat, davon 1 Lesend, und 3 Schreibend, können diese auf alle vier Riegel aufgeteilt werden. Wenn jedoch 3 Lesend und 1 Schreibend ist, und zwei der Lesende Zugriffe auf Riegel A verlangen, dann bringt es nichts.
Quasi genauso, wie bei Riegel mit Dual- anstatt Single-Ranked.
Allerdings belasten vier Riegel auch den Speichercontroller stärker, was ggf. ein geringeren Takt und höhere Latenz bedeutet, und schlimmstenfalls jeglichen Vorteil zunichte macht.
Naja, ein Zugriff ist schneller fertig, aber dafür hat man nur halb so viele. Wenn man viel sequentiell lesen muss, könnte man ja auch einfach schon den nächsten Zugriff auf dem anderen Kanal starten. Es dauert dann zwar länger, bis beide durch sind, aber unterm Strich sollte das in keine Richtung einen großen Unterschied machen. Ich weiß auch gar nicht, ob das heute überhaupt noch ein Ding ist. Alles, was ich dazu so finde, ist aus den frühen bis mittleren 2010ern.
Von 1x 64-bit (bis DDR4) auf 2x 32-bit umzustellen, war zwar mit Blick auf die Serveranforderungen erfolgt, aber in Endkunden-PCs profitiert man auch häufig davon.
Ich denke, dass das damit wenig zu tun hat. Cache-Lines sind halt einfach 64 Bytes lang und wenn man 64 Bit große Wörter überträgt, ist Prefetching halt bei achtfach ausgereizt, also hat man jetzt die Wortgröße halbiert, um das Prefetchting noch mal verdoppeln zu können. So bekommt man halt aus der gleichen internen Frequenz eine noch mal verdoppelte externe Frequenz.
Ich glaube nicht, dass das von der Verdrahtung so aufgebaut ist. Aktuell verbindet ja jeder Slot ein Modul mit zwei Speicherkanälen. Zwei Slots mit dem ersten und zweiten und zwei Slots mit dem dritten und vierten. Wenn jetzt aber vier baugleiche Module eingebaut werden, die nur den ersten Kanal pro Slot nutzen, bleiben zwei Kanäle ungenutzt. Das könnte man zwar, wie oben angemerkt, vermeiden, indem man zwei Arten von Modulen einsetzt, aber dass es so was dann geben wird, halte ich für eher unwahrscheinlich.
Das bringt natürlich nur so lange etwas, wie man nicht Lese-Zugriffe auf ein und denselben Riegel hat.
Also wenn man 4 Zugriffe hat, davon 1 Lesend, und 3 Schreibend, können diese auf alle vier Riegel aufgeteilt werden. Wenn jedoch 3 Lesend und 1 Schreibend ist, und zwei der Lesende Zugriffe auf Riegel A verlangen, dann bringt es nichts.
Quasi genauso, wie bei Riegel mit Dual- anstatt Single-Ranked.
Naja, vier Single-Ranked-Module würden sich halt verhalten wie zwei Dual-Ranked-Module im Dual-Channel-Modus, aber halt nicht wie vier Single-Ranked-Module im Quad-Channel.
Allerdings belasten vier Riegel auch den Speichercontroller stärker, was ggf. ein geringeren Takt und höhere Latenz bedeutet, und schlimmstenfalls jeglichen Vorteil zunichte macht.
Am Ende kommt es auf die Speichermenge an, das ist der Flaschenhals. Von daher wird die Verfügbarkeit nicht besser. Beim Stromverbrauch reden wir von 1-2W pro Modul, da kann man nicht sonderlich viel sparen. Wesentlich wichtiger ist, dass die CPU deutlich ineffizienter arbeiten kann und deshalb der Strombedarf sinkt, da öfter Leerlauf herrscht. Da wird man den Löwenanteil einsparen können.
Dazu müßte man die Riegel aber alle voll anbinden. Wenn zwei Riegel über die selben Adressleitungen laufen, dann wird das nichts. Entweder müßten zwei verschiedene Module hergestellt werden, von denen eines die Adressleitungen quasi auf der linken und das andere auf der Rechten Seite hat. Oder das Modul müßte dazu fähig sein, umzuschalten, auf welchem Kanal es die Daten bereitstellen muß. Beides kostet Geld und widerspricht dem Zweck diese Module.
Naja, ein Zugriff ist schneller fertig, aber dafür hat man nur halb so viele. Wenn man viel sequentiell lesen muss, könnte man ja auch einfach schon den nächsten Zugriff auf dem anderen Kanal starten.
Ähm, eine 4K Page wird immer am Stück im RAM abgelegt, also in einem Chip, allein wegen der Adressdekodierung.
Und DDR kennt den Burst Mode, d.h. aus den 8192 column bits werden nochmal 128bit Blöcke gepuffert (wird im Video erklärt).
Wo welche Page abgelegt wird, wissen wir nicht, da eine virtuelle Page ja auf irgendeiner realen 4K-Adresse liegen kann, der Prozessor regelt das per Address Translation. Da ist also nix mit "jedes zweite Byte aus dem anderen Kanal"
Zwei Subchannels, und die Slots selbst sind ja selbst auch wieder an Channels des Memory Controllers angebunden, also haben wir im Prinzip bereits 32bit Quad Channel anstelle des DDR4 64bit Dual Channel.
Einfach mal im Link den Absatz "DDR4 vs. DDR5 Memory Channel Topologies" lesen, wobei dort Rank mit Bank vertauscht wird...
Kauft euch lieber normalen UDIMM DDR5-RAM und optimiert sekundäre und tertiäre Timings (tRAS, tRC, tWR, tRFC, tREFI). Das bringt oft mehr oder ähnliche Performance wie höherer Takt und niedrigere Haupt-Timings:
Der RAM ist nicht sehr schnell, aber bot für einen niedrigen Preis XMP, EXPO bei 1,25 Volt und Speicherchips von SK Hynix. Mit Erhöhung der Spannung auf 1,3V sind bei 40-40-40 DDR5-5800 möglich. Zurzeit nutze ich 5200 Mt/s bei geschärften...
Ähm, eine 4K Page wird immer am Stück im RAM abgelegt, also in einem Chip, allein wegen der Adressdekodierung.
Und DDR kennt den Burst Mode, d.h. aus den 8192 column bits werden nochmal 128bit Blöcke gepuffert (wird im Video erklärt).
Wo welche Page abgelegt wird, wissen wir nicht, da eine virtuelle Page ja auf irgendeiner realen 4K-Adresse liegen kann, der Prozessor regelt das per Address Translation. Da ist also nix mit "jedes zweite Byte aus dem anderen Kanal"
Gemeint waren jeweils 64 Byte aus einem anderen Zugriff. Das würde aber natürlich auch nur funktionieren, wenn die Daten in der Granularität interleavt wären. Wenn immer 4K am Stück hängen, ginge das nicht.
Zwei Subchannels, und die Slots selbst sind ja selbst auch wieder an Channels des Memory Controllers angebunden, also haben wir im Prinzip bereits 32bit Quad Channel anstelle des DDR4 64bit Dual Channel.
Ja, ist mir bewusst. Ist halt etwas schwer zu beschreiben. Ich versuche es noch mal deutlicher:
Man hat zwar vier Slots und vier Kanäle, aber die vier Kanäle verteilen sich halt nicht über die vier Slots. Zwei Slots binden jeweils Kanal A und B an und zwei Kanal C und D. Bildlich sollten die Slots bei DDR5 so aussehen:
Slot 1: A-B
Slot 2: A-B
Slot 3: C-D
Slot 4: C-D
Wenn man jetzt vier Module einbaut, die nur "vorne" bestückt sind, bindet man halt nur die Kanäle A und C an, während B und D brach liegen obwohl vier Module in vier Slots mit vier Speicherkanälen verbaut sind.
Ich finde das Bild da aber auch sehr missverständlich, weil es suggeriert, dass DDR5 auch nur zwei Kanäle hat und der Unterschied lediglich ist, dass jeder IMC auf jeden Kanal zugreifen kann. Man kann es zwar so drehen, dass die Grafik nicht falsch ist, wenn man die Kanäle A und B noch mal unterteilt, aber dann wäre es doch trotzdem so, dass IMC1 auf die Kanäle A1 und B1 zugreifen kann und IMC2 auf die Kanäle A2 und B2.
Sicher theoretisch interessant, aber für das Zielpublikum "Heimanwender" (Internet, Mail, Youtube, Tiktok, noch ein Office-Paket) oder Firmenrechner - die meistens nicht mal eine dedizierte Grafikkarte haben - dürfte es keine Rolle spielen, ob die Webseite ein paar Millisekunden später aufgebaut ist.
Wer sich einen dicken Prozessor mit High-End Grafikkarte und Top-Mainboard für Gaming oder Content Creation leistet und dann beim RAM den Entenklemmer spielt, ist selbst schuld.
Probleme dürfte es allerdings geben, wenn man bei Alibaba und seinen vierzig Räubern ein 16 GB DIMM als Schnäppchen ersteht, das sich nach dem Booten mit 8 GB meldet, weil vier der acht Speicherbausteine nur aufgeklebte Gehäuse ohne Inhalt sind. Aber auch da gilt: wer billig kauft, kauft zwei Mal.
Probleme dürfte es allerdings geben, wenn man bei Alibaba und seinen vierzig Räubern ein 16 GB DIMM als Schnäppchen ersteht, das sich nach dem Booten mit 8 GB meldet, weil vier der acht Speicherbausteine nur aufgeklebte Gehäuse ohne Inhalt sind. Aber auch da gilt: wer billig kauft, kauft zwei Mal.
Das Problem besteht doch jetzt schon längstens. Das neue Problem wird sein, dass man immer darauf achten werden muss, nicht ausversehen so ein künstlich in der Bandbreite beschnittenes Modul zu kaufen. Es wird ein bisschen wie bei SSDs werden, wo man in aller Regel als erste Amtshandlung QLC-Laufwerke rausfiltert. Späße, wie Produkte, die vom Hersteller unter gleichem Namen mit geändertem Aufbau vertrieben werden, wird es dann auch da sicher hier und da mal geben.
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Wurde von Micron gesponsert, dauert recht lange, beschreibt, wie DDR5 im Detail funktioniert.
Gemeint waren jeweils 64 Byte aus einem anderen Zugriff. Das würde aber natürlich auch nur funktionieren, wenn die Daten in der Granularität interleavt wären. Wenn immer 4K am Stück hängen, ginge das nicht.
Das Interleaving macht nach meinen Recherchen der Memory Controller und zwar nicht byteweise, sondern auf Vielfachen von 512 Byte.
Bei DDR5 liest ein Chip bei einem Zugriff auf ein Byte gleich 8192 Columns aus, von denen 128 Bits (16 Bytes) in einen Burst Buffer kommen. Bei vier Chips stehen dann 4 x 16 = 64 Bytes in deren Burst Buffers. Und da DDR heute wohl meist im Burst Mode läuft, werden bei einer Übertragung die 64 Bytes nacheinander über den Datenbus in den Prozessorcache geladen. Angesichts dieser Mimik würde ein Einzel-Byte-Interleave keinen Sinn machen.
Ja, ist mir bewusst. Ist halt etwas schwer zu beschreiben. Ich versuche es noch mal deutlicher:
Man hat zwar vier Slots und vier Kanäle, aber die vier Kanäle verteilen sich halt nicht über die vier Slots. Zwei Slots binden jeweils Kanal A und B an und zwei Kanal C und D. Bildlich sollten die Slots bei DDR5 so aussehen:
Slot 1: A-B
Slot 2: A-B
Slot 3: C-D
Slot 4: C-D
Wenn man jetzt vier Module einbaut, die nur "vorne" bestückt sind, bindet man halt nur die Kanäle A und C an, während B und D brach liegen obwohl vier Module in vier Slots mit vier Speicherkanälen verbaut sind.
Der Memory Controller im Prozessor hat nur zwei 64bit Channels, A und B, die bei DDR5 nochmal in 2x32bit Subchannels unterteilt sind und zu den DIMM-Hälften jeweils "rechts" und "links" gehen, quasi als Matrix.
Es gibt für eine Zwei-Slot-Belegung also: A(rechts), A(links), B(rechts), B(links).
Was es nicht gibt: separate Channels für die beiden A/B Slot-Gruppen. Die sind einfach als Bus ausgeführt, in meinem MB-Manual heißen die Slots daher auch A1, A2, B1, B2. Sprich: es kann nur entweder A1(rechts) oder A2(links) aktiv sein, ebenso nur A2(rechts) oder A2(links), dasselbe für B1/B2. Das mit dem Bus ist auch der Grund, warum ich meine zwei Riegel in A2/B2 stecken soll und A1/B1 erst bei vier Riegeln genutzt wird (Bus-Terminierung).
Ich finde das Bild da aber auch sehr missverständlich, weil es suggeriert, dass DDR5 auch nur zwei Kanäle hat und der Unterschied lediglich ist, dass jeder IMC auf jeden Kanal zugreifen kann. Man kann es zwar so drehen, dass die Grafik nicht falsch ist, wenn man die Kanäle A und B noch mal unterteilt, aber dann wäre es doch trotzdem so, dass IMC1 auf die Kanäle A1 und B1 zugreifen kann und IMC2 auf die Kanäle A2 und B2.
Nicht die Mainboard-Slots mit den DDR5-internen Subchannels durcheinanderbringen.
Übrigens: das Thema wird noch komplexer, wenn man die interne Chip-Aufteilung mit Banks, Rows usw. vergleicht.
Bei DDR5 liest ein Chip bei einem Zugriff auf ein Byte gleich 8192 Columns aus von denen 128 Bits (16 Bytes) in einen Burst Buffer kommen. Bei vier Chips stehen dann 4 x 16 = 64 Bytes in deren Burst Buffers. Und da DDR heute wohl meist im Burst Mode läuft, werden bei einer Übertragung die 64 Bytes nacheinander über den Datenbus in den Prozessorcache geladen. Angesichts dieser Mimik würde ein Einzel-Byte-Interleave keinen Sinn machen.
Was es nicht gibt: separate Channels für die beiden A/B Slot-Gruppen. Die sind einfach als Bus ausgeführt, in meinem MB-Manual heißen die Slots daher auch A1, A2, B1, B2. Sprich: es kann nur entweder A1(rechts) oder A2(links) aktiv sein, ebenso nur A2(rechts) oder A2(links), dasselbe für B1/B2. Das mit dem Bus ist auch der Grund, warum ich meine zwei Riegel in A2/B2 stecken soll und A1/B1 erst bei vier Riegeln genutzt wird (Bus-Terminierung).
Nicht die Mainboard-Slots mit den DDR5-internen Subchannels durcheinanderbringen.
Übrigens: das Thema wird noch komplexer, wenn man die interne Chip-Aufteilung mit Banks, Rows usw. vergleicht.
Soweit, so klar. Noch mal mit deinen Bezeichnungen:
Slot A1: A(links)-A(rechts)
Slot A2: A(links)-A(rechts)
Slot B1: B(links)-B(rechts)
Slot B2: B(links)-B(rechts)
Ist aber halt genau das gleiche. Wenn man vier Module verbaut, die nur links bestückt sind, spricht man nur die linken (Unter-)Kanäle an.
"mit verbesserter Leistung und geringerer Latenz, heißt es in der Pressemitteilung"
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Also so wie die das vermarkten klingt das ja besser als normaler Ram
Ist ja verdammt hart gefaked, weil in ihrem Beispiel 64bit mit 96bit verglichen wird. Sie haben ein 24GiB-Modul vs ein 16GiB-Modul und ein 8GiB-HUDIMM-Modul ins Rennen geschickt. Dabei hätten sie halt auch einfach 16GiB-UDIMM+8GiB-UDIMM vs. 16GiB-UDIMM+8GiB-HUDIMM vergleichen können --- schließlich gibt es erstere Module ja ebenfalls. (und das hätte nicht gut für HUDIMM ausgesehen)
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