Hier das CPU MCM eines alten, defekten IBM z9 Mainframe. Leider nur Bilder vom Smartphone... mit DSLR folgen irgendwann.
Alle verbauten DIEs sind im 90nm SOI Verfahren hergestellt. Das MCM ist 95 x 95 (mm) Groß und besitzt 127 Lagen aus Glas-Keramik. Die Leiterbahnen (verteilt auf 10 Lagen Kupfer) haben eine Gesamtlänge von ca. einem halben Kilometer.
Das MCM hat:
8x PU - "Processing Unit"
2x MSC - "Memory Storage Control"
4x SD - "System Data"
1x SC - "Storage Control"
1x CLK - "Clock"
PU - "Processing Unit":
Ein Dual-Core Prozessor mit 121 Mio Transistoren auf 15.78 x 11.84 (mm). Gesamt 512KB L1-Cache (256KB I-Cache und 256KB D-Cache). Der Takt beträgt 1.7GHz.
MSC - "Memory Storage Control":
24 Mio Transistoren auf 14.31 x 14.31 (mm). Regelt den Zugriff zu den Hauptspeicher DIMMs und dient als Schnittstelle zum L2 Cache (SD). Zudem regelt der MSC den L2 Zugriff auf und von den MBAs (Memory Bus Adapter) für Verbindungen außerhalb des Systemboards.
SD - "System Data":
660 Mio Transistoren auf 15.66 x 15.40 (mm). Hierbei handelt es sich um einen L2-Cache Chip. Gesamt sind es pro MCM 40MB an L2-Cache.
SC - "Storage Control":
162 Mio Transistoren auf 16.41 x 16.41 (mm). Dient als "Switch" für alle L2-Cache Chips (SD) des jeweiligen MCM und ebenso als L2-Schnittstelle für weitere MCM auf zusätzlichen Systemboards (Verbindung über einen Ringbus; Bis zu 4x Systemboards sind möglich).
CLK - "Clock":
Taktgeber des MCM und ETR Empfänger (External Time Reference). Synchronisation ist extrem wichtig.