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AMD Ryzen 6000: Rembrandt soll auf Zen 3+ und 12 RDNA2-CUs setzen

PCGH-Redaktion

Kommentar-System
Teammitglied
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Angeblich sollen AMDs kommende Ryzen-6000-APUs auf 768 RDNA2-Shader und Zen 3+ setzen. Damit könnten die APUs mit dem Codenamen Rembrandt einen deutlichen Sprung bei der Grafikleistung machen.

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onkel-foehn

Software-Overclocker(in)
"Der Release der Ryzen-6000-APUs wird vermutlich erst auf der CES 2022 stattfinden"

Erst 2022 :-( Schade, habe drauf gehofft, dass man (ich) noch ´21 ein 6000´er Laptop käuflich erwerben kann/darf !

MfG Föhn.
 

deftones

PC-Selbstbauer(in)
Das ist ja sowas von behämmert, ich hätte ja auch mal erwartet das es mal ne APU für die B550 Board gibt. Da haben die Hersteller alle DSP oder HDMI 2.1 an die B550 Board gelötet und es gibt für Endkunden einfach keine APU's. Also beim besten willen was sich AMD dabei denkt. Hab hier schon ein halbes Jahr 16 GB RAM zu liegen und wollte damit ein schönen Buged-PC für Eltern bauen.
Dann wird es doch Intel, denn DDR 5 brauchen Eltern nicht, der Aufpreis lohnt nicht. Ich wollte eingentlich nur HDMI 2.1 denn der Rechner steht ja wieder 8 Jahre. HDMI 2.0 reicht zur Not auch noch. Mal sehen wie lange ich den Kauf noch zögern kann.
 

Incredible Alk

Moderator
Teammitglied

simosh

Freizeitschrauber(in)
Im Einstiegsbereich dann wieder nur Vega, und dabei könnten sie den kompletten Budget-Markt beherrschen. Aber der sub 200$ Bereich lohnt sich wohl nicht so sehr, deshalb gibt's bis heute offiziell keine APUs mehr und auch mit Ausblick auf den weiterhin grauenhaften GPU Markt keine Änderung an diesem Weg. Schade.
 

sonny1606

Freizeitschrauber(in)
Was nützt die tollste CPU wenn man auf absehbare Zeit keine GPU zu vernünftigen Preisen kaufen kann?
 

gerX7a

BIOS-Overclocker(in)
[...] Erst 2022 :-( Schade, habe drauf gehofft, dass man (ich) noch ´21 ein 6000´er Laptop käuflich erwerben kann/darf ! [...]
Cezanne kommt ja gerade mal erst so langsam in den Markt, da kann AMD nicht gleich ein paar Monate später einen Nachfolger präsentieren. Das ist nicht in deren Interesse, weil zu teuer und drückt auf die Marge. Ein Ankündigung auf der CES Anfang Januar ist tatsächlich ein naheliegender Terrmin mit einer Verfügbarkeit dann vielleicht Anfang 2Q22.

Wäre das mit Zen3+ korrekt, würde das jedoch die Existenz eines entsprechend überarbeiteten Zwischenkerndesigns bestätigen und man darf auf einen Desktop-Refresh hoffen, möglicherweise noch im 2. Halbjahr, ggf. auch Anfang nächsten Jahres, sofern es bis Zen4 noch ein wenig dauern sollte, was man aktuell noch nicht weiß.
 

BrollyLSSJ

Komplett-PC-Aufrüster(in)

DKK007

PCGH-Community-Veteran(in)
Ich hoffe mal das mit Zen3+ und RDNA2 gilt auch für die 15W APUs. Denn die großen 35/45W APUs werden eh oft mit einer dedizierten GPU ausgeliefert.

Erst 2022 :-( Schade, habe drauf gehofft, dass man (ich) noch ´21 ein 6000´er Laptop käuflich erwerben kann/darf !

Man muss froh sein, wenn man dieses Jahr noch einen mit Ryzen 5000 und RDNA2 GPU bekommt.
 

asarualim

Komplett-PC-Käufer(in)
Cezanne kommt ja gerade mal erst so langsam in den Markt, da kann AMD nicht gleich ein paar Monate später einen Nachfolger präsentieren. Das ist nicht in deren Interesse, weil zu teuer und drückt auf die Marge. Ein Ankündigung auf der CES Anfang Januar ist tatsächlich ein naheliegender Terrmin mit einer Verfügbarkeit dann vielleicht Anfang 2Q22.

Wäre das mit Zen3+ korrekt, würde das jedoch die Existenz eines entsprechend überarbeiteten Zwischenkerndesigns bestätigen und man darf auf einen Desktop-Refresh hoffen, möglicherweise noch im 2. Halbjahr, ggf. auch Anfang nächsten Jahres, sofern es bis Zen4 noch ein wenig dauern sollte, was man aktuell noch nicht weiß.
könnte aber auch sein, dass die hersteller durch mining ein maßgebliches kontingent verkauft haben, das es nicht mehr nötig ist, die bestehende generation nachzuproduzieren..dann schon in die nächste geneeration zu intestieren is durchaus vorstellbar
 

Ganjafield

Freizeitschrauber(in)
Ich habe mir auf jedenfall gerade einen 5900X für 549,- EUR bei Mindfactory bestellt und hoffe damit die nächsten 5 Jahre gut auszukommen. Wehe es kommt dann in 3 Monaten Zen3+ raus und ist hat wieder 15% IPC Steigerung. Dann war es eine schlechte Idee :P
 

number_eight_burp

PC-Selbstbauer(in)
Ich habe recht günstig einen 5800x bekommen und dieser wird mir für die nächsten 4 Jahre völlig ausreichen. Wenn Zen 3+ auch im Desktop Bereich kommen wird, was danach aussieht, wird Zen 4 dann mit Sicherheit mit DRR5 kommen.
 

PCGH_Torsten

Redaktion
Teammitglied
Würde mich irgendwie wundern, aber schön wärs schon.


.. nein. USb ist weiterhin ein "alles ist optional" haufen.

Bei Intel ist es mittlerweile optional, dass "USB4" mehr als USB-3.1-Geschwindigkeit erreicht. Dann doch lieber das original mit den jährlich neu gewürfelten Bezeichnungen...


Was nützt die tollste CPU wenn man auf absehbare Zeit keine GPU zu vernünftigen Preisen kaufen kann?

Es geht hier um Prozessoren mit IGP.
 

BigBoymann

Software-Overclocker(in)
Ja genau, ein 5800XT mit 4,0/5,0 GHz Base/Boost wäre ne feine Sache !
Obwohl das der "normale" 5800X schon ganz gut hinbekommt ... :daumen:

MfG Föhn.
Wobei das noch ohne Optimierung ist?

Ich hab den 5900X schon auf 6 Kernen auf 5Ghz stable bringen können. Denke, das 5Ghz Problem lässt sich schon mit der aktuellen Architektur (ohne Verbesserungen) lösen, mit zunehmender besserer Fertigung wird die 5Ghz flächendeckender möglich sein, auch ohne Gold Sample.

Der potenzielle Zen3+ muss da schon etwas mehr zulegen können, aktuell ist mir aber nicht wirklich etwas wichtiges bekannt, außer, dass man auf 6nm setzen wird, womit man die Effizienzschraube nochmal etwas drehen kann, aber große Sprünge werden da nicht zu erwarten sein.

b2t:

Noch lange hin bis zu den APUs, wenn diese quasi zeitgleich zu Zen 4 kommen sind sie im Zeitpunkt der Lieferbarkeit schon wieder veraltet, irgendwie ein komisches Konzept.
 

onkel-foehn

Software-Overclocker(in)
Man muss froh sein, wenn man dieses Jahr noch einen mit Ryzen 5000 und RDNA2 GPU bekommt.
Also für den Desktop schaut es doch mit den 5000´er CPU´s gar nicht so schlecht aus ?!?
RDNA2 GPU´s is ne Katastrophe (bzgl. Verfügbarkeit UND Preis).
Mir ging´s allerdings um´s mobile (Laptop).
Im Link befindet sich mein NEUES
(allerdings erst Lieferbar beim einen in ca. 7 Wochen und beim anderen ab 21. August) :what:


MfG Föhn.
 

BigBoymann

Software-Overclocker(in)
Also kommt jetzt noch ein Zen3+ Refresh für AM4 oder nicht? Es kommen immer wieder widersprüchliche Meldungen....
Man vermutet es, ich glaube offiziell ist nichts. Aber die Leaks machen in meinen Augen Sinn, man wird hier in Richtung 6nm gehen, was hinsichtlich der gleichbleibenden Designrules (@gerX7a 6nm nutzt doch die gleichen, oder irre ich mich da?)absolut Sinn ergibt. Damit wird man, mit geringem Aufwand einen etwas besseren Prozess nutzen können, der mit einigen wahrscheinlich marginalen Korrekturen der Architektur nochmal 10-20% Performance freigeben kann, den Zeitraum bis Zen4 nutzen. Plattform soll aller Voraussicht nach bei AM4 bleiben.

Zen4 wird dann ein großer Schritt, auch wenn die Zeitspanne, gerade im Vergleich zu Intel, die ja im Prinzip zwischen Zen 3 und Zen 4, dann 3 Architekturen veröffentlicht haben sollten, schon sehr groß ist. So kann ich mir doch vorstellen, dass Zen 4 noch pünktlich genug kommt. DDR5 wird in meinen Augen zu Beginn der Generation eine Bremse sein, ich denke die Verfügbarkeit ist im allgemeinen gerade extrem schlecht, dazu wird DDR5 vermutlich zu Beginn deutlich teurer sein als DDR4 und dazu in den ersten Riegeln nur wenig Vorteile bieten. Daher kann in meinen Augen, Ende 2022 gerade noch so rechtzeitig sein um Intel zu kontern.
 

Rollora

Kokü-Junkie (m/w)

Technologie_Texter

BIOS-Overclocker(in)
Bei den APUs kommt sicher aufgrund der Waferknappheit ein Refresh in 6nm.
Bei den Chiplets wohl eher nicht, weil die Validierung für den Servermarkt zu lange dauert, da wird man sich auf Zen4-Chiplets in 5nm konzentrieren.

Mit den 6nm APUs werden dann die CPUs mit nur einem Chiplet eigentlich ziemlich unnötig, da erwarte ich die CPUs erst ab 12C anfangend.
 

gerX7a

BIOS-Overclocker(in)
könnte aber auch sein, dass die hersteller durch mining ein maßgebliches kontingent verkauft haben, das es nicht mehr nötig ist, die bestehende generation nachzuproduzieren..dann schon in die nächste geneeration zu intestieren is durchaus vorstellbar
Was hat Cezanne oder ein Zen3+-Kern mit dem Mining-Boom zu tun? ;-)
Zudem "genug" verkauft haben die sicherlich noch nicht. Die wollen wachsen und brauchen daher Geld. Und im Computing und Graphics-Segment gab es keine Einnahmenexplosion. Die Zugewinne werden sich zum größern Teil auf die CPUs/APUs und Chipsätze beziehen, denn wie schon JPR erklärte, hat AMD gar in den letzten Quartalen sukzessive Marktanteil im GPU-Markt verloren.
AMD hat sicherlich relativ zu ihren eigenen Vor-Quartalen besser verdient, da man nun auch im HighEnd für deutlich höhere Preise Hardware absetzen kann, aber das Volumen ist noch vergleichsweise gering und dementsprechend sprach AMD nun nicht umsonst von einem "GPU ramp-up" bzlg. RDNA2, also gut ein halbes Jahr nach dem eigentlichen Launch. ;-)

Man vermutet es, ich glaube offiziell ist nichts. Aber die Leaks machen in meinen Augen Sinn, man wird hier in Richtung 6nm gehen, was hinsichtlich der gleichbleibenden Designrules (@gerX7a 6nm nutzt doch die gleichen, oder irre ich mich da?)absolut Sinn ergibt. Damit wird man, mit geringem Aufwand einen etwas besseren Prozess nutzen können, der mit einigen wahrscheinlich marginalen Korrekturen der Architektur nochmal 10-20% Performance freigeben kann, den Zeitraum bis Zen4 nutzen. Plattform soll aller Voraussicht nach bei AM4 bleiben.

Zen4 wird dann ein großer Schritt, auch wenn die Zeitspanne, gerade im Vergleich zu Intel, die ja im Prinzip zwischen Zen 3 und Zen 4, dann 3 Architekturen veröffentlicht haben sollten, schon sehr groß ist. So kann ich mir doch vorstellen, dass Zen 4 noch pünktlich genug kommt. DDR5 wird in meinen Augen zu Beginn der Generation eine Bremse sein, ich denke die Verfügbarkeit ist im allgemeinen gerade extrem schlecht, dazu wird DDR5 vermutlich zu Beginn deutlich teurer sein als DDR4 und dazu in den ersten Riegeln nur wenig Vorteile bieten. Daher kann in meinen Augen, Ende 2022 gerade noch so rechtzeitig sein um Intel zu kontern.
TSMC sieht den N6 als direkten Upgradepfad vom N7(P) vor *) und hat den (teilweisen) EUV-Prozess Design Rule-kompatibel ausgelegt. Das gilt aber auch für den N5. Eine Migration hierauf wäre ebenfalls mit vertretbarem Aufwand möglich, jedoch würde es hierbei deutlich teuerer für AMD werden und das können sie sich mit ihren Wachstumszielen und ihrem kleineren Marktanteil nicht leisten. Btw, das Zen3+/6nm-Gerücht kam schon 2020 auf; ich meine mich zu erinnern Gamers Nexus wurden vertrauliche Unterlagen zugespielt, aus denen sie zitieren und genau dieses Szenario beschrieben, sprich das 6nm-APUs in 2022 5nm-Desktop-CPUs flakieren werden. (Zen4-APUs kommen absehbar erst in 2023).

Die bis zu +20 % (was-auch-immer) in Verbindung mit Zen3+ dürften übrigens deutlich zu hoch gegriffen sein. AMD erklärte bereits, dass man in Verbindung mit Zen4 in etwa einen vergleichbaren Zugewinn wie mit Zen3 erwarten könne. Da passt kein derart großer Sprung für einen Zwischenschritt dazwischen, der dann schon eher eine volle "Versionsnummer" verdient hätte. Mit Zen3+ werden ein paar wenige Prozentpunkte IPC hinzukommmen, möglicherweise noch kombiniert mit 100 oder bestenfalls 200 MHz mehr Takt.

Bei dieser derzeit "verzahnten" Veröffentlichungsweise von Intel und AMD ist es schwer etwas wie ein "pünktlich genug" anzuführen. Alder Lake wird sicherlich ein guter Wurf aber zweifellos auch nicht der absolute "Überflieger" werden. Zen3+ wird das vielleicht schon wieder vollständig ausgleichen könne zum Jahreswechseln hin (wobei man hier aber derzeit nur vermutet bzw. hofft, dass der auch auf dem Desktop kommen wird; im worst case bleibt das ein APU-Design?). Kommt dann Zen4 tatsächlich erst spät (?), dürften im 2HJ22 dann Zen4 in 5nm und Raptor Lake als Minor-Refresh in weiterhin 10nm aufeinandertreffen. Das klingt schon vergleichstechnisch nach einem deutlichen Nachteil für Intel, jedoch den Großteil des Marktes dürfte Intel immer noch halbwegs erfolgreich mit dem Design weiterbedienen können, während AMD am oberen Ende der Plattform unangefochten thronen wird. Im 1HJ23 folgt dann aber schon wieder Meteor Lake in 7nm (respektive TSMCs 5/4nm), d. h. hier werden die Karten abermals komplett neu gemischt und da Meteor Lake ein EMIB-Design mit Compute Tiles wird kann man hier abseits vom Ausgleich des Fertigungsunterschiedes auch annehmen, dass Intel dann auch vollends gegen die von AMD vorgelegten Kernzahlen im Consumer-Markt vorgehen wird. Ab da darf man dann annehmen, dass AMD voraussichtlich über keinen Fertigungsvorsprung durch TSMC mehr verfügen wird, d. h. die Konkurrenzsituation wird einzig durch die entwickelten Design bestimmt werden.

DDR5 bzgl. "echter Vorteil" lässt sich aktuell schwer einschätzen. DDR5-4800/5200 als Brot-und-Butter-DDR5 ist ja bereits zugesichert, aber auch Hersteller wie Adata haben bereits erklärt, dass es für ADL (sicherlich zu horrenden Preisen) auch schon in diesem Jahr DDR5-8400 geben wird, d. h. hier wird es weitaus früher schnellere Module geben, als es bisher bei einem Speicherwechsel der Fall war. Man wird einfach mal abwarten müssen, wie sich das in ersten Benchmarks darstellt und letzten Endes ist das so oder so ein stark Workload-abhängiges und daher individuelles Bild bei dem es kein katerorisches Richtig oder Falsch gibt, denn bereits alleine bei GameEngines sieht man teilweise drastische Unterschiede. Manchen ist schneller RAM komplett egal, andere sind eher latenzfühlig, wärend widerum andere eher Wert auf die Speicherbandbreite legen.

*) Der N7+ war dagegen schon imer ein Dead-End und wurde dementsprechend von AMD nie ins Auge gefasst. Insgesamt gibt es auch nur recht wenige, allgemein bekannte Designs, die den Prozess nutzen. Auch Apple machte einen Bogen um diesen.


@Rollora: Ja USB4 ist quasi so eine Art Ü-Ei. Falls man nicht irgendwo das Kleingedruckte findet, muss man sich überraschen lassen, was der Hersteller hier tatsächlich implementiert hat. Entsprechend schnell kam auch Anfang 2020 Intel's Ankündigung von TB4, nachdem das USB-IF da so ein Chaos voller Optionen und Wenn/Dann/Vielleicht's abgeliefert hatte. - Ein Hauptproblem dürfte aber die sicherlich langsamere Adaption sein.
 
Zuletzt bearbeitet:

PCGH_Torsten

Redaktion
Teammitglied
Also kommt jetzt noch ein Zen3+ Refresh für AM4 oder nicht? Es kommen immer wieder widersprüchliche Meldungen....

Es kommen definitiv noch neue CPUs für AM4. Aber ob die neue Technik enthalten, ist noch unklar – die letzten Gerüchte sprachen davon, dass Warhol gecancellt wurde (und selbst für den war 3+ nicht sicher) und es nur eine neue Runde Vermeer-SKUs gibt, also bis auf minimal geänderte Taktraten einen 5000er Rebrand. APUs sind 5000er für AM4 gerade im Begriff der OEM-Markteinführung. Es steht also zumindest noch ein Durchsickern in den Retail-Markt aus, auch wenn das vermutlich ähnlich unattraktiv wie bei den 4000ern ausfallen könnte. Zen 3 in 6 nm als Rembrandt, um den es hier geht, wird dagegen nur als verlöteter Mobile-Chip und möglicherweise für AM5 erwartet, aber nicht mehr für AM4.

Nur weil der Stecker gleich ist, heißt es nicht, dass es die gleiche Technologie ist.
USB war mal super, jetzt ist es ein völlig komischer Haufen an Spezifikationen die keiner mehr durchblickt.
Thunderbolt ist besser was das betrifft[/URL]

Schön wär 's, siehe oben.
 

DKK007

PCGH-Community-Veteran(in)
Also für den Desktop schaut es doch mit den 5000´er CPU´s gar nicht so schlecht aus ?!?
RDNA2 GPU´s is ne Katastrophe (bzgl. Verfügbarkeit UND Preis).
Mir ging´s allerdings um´s mobile (Laptop).

Ich meinte auch Laptop. Und da kommen die mobilen RNDA2-GPUs wohl erst nächstes Halbjahr.

Und wie du selbst gemerkt hast sind selbst die aktuellen Geräte mit Ryzen 5000 und Nvidia nicht lieferbar.
 

BigBoymann

Software-Overclocker(in)
Die bis zu +20 % (was-auch-immer) in Verbindung mit Zen3+ dürften übrigens deutlich zu hoch gegriffen sein. AMD erklärte bereits, dass man in Verbindung mit Zen4 in etwa einen vergleichbaren Zugewinn wie mit Zen3 erwarten könne. Da passt kein derart großer Sprung für einen Zwischenschritt dazwischen, der dann schon eher eine volle "Versionsnummer" verdient hätte. Mit Zen3+ werden ein paar wenige Prozentpunkte IPC hinzukommmen, möglicherweise noch kombiniert mit 100 oder bestenfalls 200 MHz mehr Takt.

Bei dieser derzeit "verzahnten" Veröffentlichungsweise von Intel und AMD ist es schwer etwas wie ein "pünktlich genug" anzuführen. Alder Lake wird sicherlich ein guter Wurf aber zweifellos auch nicht der absolute "Überflieger" werden. Zen3+ wird das vielleicht schon wieder vollständig ausgleichen könne zum Jahreswechseln hin (wobei man hier aber derzeit nur vermutet bzw. hofft, dass der auch auf dem Desktop kommen wird; im worst case bleibt das ein APU-Design?). Kommt dann Zen4 tatsächlich erst spät (?), dürften im 2HJ22 dann Zen4 in 5nm und Raptor Lake als Minor-Refresh in weiterhin 10nm aufeinandertreffen. Das klingt schon vergleichstechnisch nach einem deutlichen Nachteil für Intel, jedoch den Großteil des Marktes dürfte Intel immer noch halbwegs erfolgreich mit dem Design weiterbedienen können, während AMD am oberen Ende der Plattform unangefochten thronen wird. Im 1HJ23 folgt dann aber schon wieder Meteor Lake in 7nm (respektive TSMCs 5/4nm), d. h. hier werden die Karten abermals komplett neu gemischt und da Meteor Lake ein EMIB-Design mit Compute Tiles wird kann man hier abseits vom Ausgleich des Fertigungsunterschiedes auch annehmen, dass Intel dann auch vollends gegen die von AMD vorgelegten Kernzahlen im Consumer-Markt vorgehen wird. Ab da darf man dann annehmen, dass AMD voraussichtlich über keinen Fertigungsvorsprung durch TSMC mehr verfügen wird, d. h. die Konkurrenzsituation wird einzig durch die entwickelten Design bestimmt werden.
Bis zu 20% Mehrleistung sollte da hin.

Ist sicherlich sehr hoch gegriffen, dennoch halte ich es nicht für unmöglich. Ich denke dabei aber weniger an die OC Leistung, mehr an die @Stock Leistung. Durch 6nm kann widerum einiges (wobei einiges hier auch nur einstellige Prozentwerte sein können) an Effizienz gewonnen werden, meine mich an bis zu 15% erinnern zu können, die da von TSMC erwähnt wurden, kann mich aber auch täuschen.
In diesem Kontext, werden halt marginale IPC Verbesserungen (sehe ich genauso) und ein verminderter Verbrauch zusammenkommen, was einigen CPUs evtl. deutlich auf die Sprünge hilft, da BoostClocks usw. länger gehalten werden können.

Wenn man max OC betreibt, glaube ich fast nicht, dass der Refresh irgendetwas signifikantes ändern wird. 100Mhz mehr und das wäre schon gut. Da geht dann vieleicht eher über die bessere Fertigung die Wahrscheinlichkeit nach oben, dass man ein gutes Sample erwischt.

Bzgl. Intel, ich sehe mit Alder Lake die Lücke eigentlich fast geschlossen, darüber haben wir ja schonmal diskutiert. Mit 10nm im Ursprungsnode wäre Intel ja deutlich besser gewesen als TSMCs 7nm Node, hab da noch so Dichten von 2,8 zu 2,4 im Kopf. Intel ist ja glaube ich zurückgegangen auf 2,2 oder 2,0? Da aber der 14nm besser war als gleicher von TSMC halte ich die Lücke zwischen den Beiden Kontrahenten für sehr gering. Etwas dahinter dürfte dann Samsungs 8nm rangieren.
Daher glaube ich auch, dass Alder Lake (bei entsprechender Softwareunterstützung) im Gesamtklassement sehr nah an Zen 3 herankommen wird, der 8+8 wird sich meiner Erwartung nach mit dem 5950X messen können / müssen. Bin mir absolut nicht sicher, wer da als Gewinner rausgeht.
 

gerX7a

BIOS-Overclocker(in)
@BigBoymann :+20 % sind in dem Kontext voraussichtlich schon "unmöglich" weil viel zu weit gegriffen. Zen3 erreicht einen vergleichbaren Sprung nur durch einen massiven Eingriff ins Design und minimale Prozessoptimierungen, die noch mal ein klein wenig mehr Takt bieten konnten, was in Summe zu dem Sprung führte. Das alles ist zweifellos für Zen3+ nicht vorgesehen, was auch schon rein wirtschaftlich keinen Sinn machen würde; der wird eher vergleichbar mit Zen+ sein. Ein wenig Optimierung und dazu im best case (viel kann man auch hier nicht erwarten) ein klein wenig mehr Takt über den N6. Wunder sollte man da keine erwarten und etwas in der Größenordnung von +20 % käme dann schon einer derartigen Beschreibung gleich. Zen3+ ist ein kostenoptimierter Zwischenschritt, der im Wesentlichen als Antwort auf Intel eingeführt wird, obwohl ein Major-Release quasi gerade erst erfolgt ist, d. h. hier kann man kostentechnisch nicht schon wieder in die Vollen gehen, denn das würde auf die Marge drücken. Erst Zen4 wird der nächste große Wurf bei AMD werden und entsprechendes, wie schon erwähnt, haben sie ja auch mit einem relativen Vergleich selbst in Aussicht gestellt.

"Mit 10nm im Ursprungsnode wäre Intel ja deutlich besser gewesen als TSMCs 7nm Node" Nein, Intel erreicht hier weder die Packungsdichte noch ist der Prozess vergleichbar effizient nach bisherigem Kennisstand, d. h. man wird sich hier weiterhin mit einem kleineren, aber immer noch bestehenden Fertigugnsnachteil arrangieren müssen. Und ob Samsungs 8LPP sich tatsächlich hinter Intel's aktueller Nutzung ihrer 10nm einordnen muss ... da bin ich mir ebenso nicht so sicher.
Aber konkurrenzfähig wird ALD auf jeden Fall, weil der Fertigungsabstand sich deutlich verkleinern wird und architektonisch war Intel schon in 2019 auf einem guten/besseren Weg.
Einfach mal abwarten. Für den Mainstream wird es im 2HJ21 voraussichtlich rein leistungstechnisch keine allzugroßen Unterschiede bzw. Ausschlusskriterien bzgl. der beiden Hersteller geben. Einzig beim Maximalverbrauch wird Intel absehbar immer noch "in Führung bleiben", wenn auch nicht mehr ganz schon schlimm, wie zuvor, aber das ist ein Szenario, das bspw. für Gamer eher weniger Relevant ist. ;-)
 

BigBoymann

Software-Overclocker(in)
@gerX7a:

Bzgl. der Nodes, woher hast du die Infos über den 10nm Prozess?

Das einzige was ich finden konnte (wikichip), dass TSMC mit 7nm bei rund 90Mio liegen soll, während Intel bei 100 liegen wollte, vermutlich war dies noch (auch nochmal nachgelesen), mit der ursprünglich 2,7 fachen Packungsdichte. Rechnen wir das aber auf die nun angestrebte 2,4fache um, landen wir bei 88,88. Womit beide Prozesse identisch liegen.
Intel sollte gar bei 7nm zu 5nm deutlich überholen, Intel plant mit 2,0 und TSMC wohl nur mit 1,8, mal ausgehend von den genannten Werten würde Intel dann schon wieder deutlich vorne liegen, 162 für TSMC und 180 für Intel.
Aber wenn du andere Werte hast, nur her damit.

Im Mainstream haben wir doch eigentlich seit 2017 bei beiden Herstellern genug im Portfolio, nach oben hinaus will der Mainstream ja gar nicht. Die meisten Leute laufen dann doch noch mit vier Kernen durch die Gegend (ohne HT/SMT) und die meisten davon sind glücklich, auch wenn man das aus unserer Perspektive kaum glauben mag.
 

gerX7a

BIOS-Overclocker(in)
Transistordichte und Effizienz? Mit sinnvollen/konservativen Exprapolationen erarbeitet. Ich kann natürlich keine genauen Werte überschlagen (Intel gibt hier seit 2019 keine Details mehr bekannt), aber die Effizienz ist gar offensichtlich geringer (siehe Tiger Lake U) und 10nm Enhanced SuperFin werden vermutlich nicht noch einmal einen so großen Sprung machen können und die kolportierten 228 W zu Alder Lake als 8+8 weisen ja auch recht eindeutig in diese Richtung. Selbst wenn man dem 5950X die oftmals gesehen 170 - 180 W unter voller Last zugesteht, ist das ja immer noch ein deutliches Delta und bei ADL sind da gar noch acht kleinere/sparsamere Kerne mit am Werk. Darüber hinaus nichts anderes demonstriert ja auch Ice lake SP, zwar immer noch in 10nm SuperFin, aber 270 W über 40 Kerne mit gar leicht niedrigerem Basistakt ist schon recht eindeutig.
Mit 10nm Enhanced SuperFin würde ich vermuten, wenn es für Intel gut läuft, kommen sie nahe an den ausgereiften N7 heran, erreichen vermutlich aber keinen Gleichstand und der N6 ermöglicht hier noch mal kleinere Zugewinne ggü. dem N7.
Bezüglich der Transistordichte müsste ich noch mal nachschauen wo ich das notiert habe. In einer groben Überschlagsrechnung kam ich, wenn ich mich recht erinnere, aber eher dazu, dass sie aktuell eher grob um den Bereich von um die 30 MTr/mm2 implementieren. *) Das Zen2-CCD liegt bei kanpp über 50, Renoir bei über 60 MTr/mm2.

Ich vermute, Intel kompensiert hier die etwas schlechtere Effizienz in deren 10nm mit dem Verzicht auf eine hohe Logikdichte.
Vermutlich hat man hier anfänglich auf eine ungünstigere Martialzusammenstellung bei der Prozessentwicklung gesetzt und im Zuge des Fixings der Probleme (2018 - 2020) konnte man den Prozess natürlich nicht von Grund auf neu entwickeln und musste daher das Beste aus dem machen, was man bereits begonnen zu implementieren hatte.

Ein ähnliches Problem wie bei einem Leistungssportler: In der Jugend beginnt eine vielversprechende Karriere als Sprinter, im fortschreitenden Alter werden die Bemühungen professioneller, man steigert sich weiter, es wird aber schwerer und wenn man dann als Sportstudent mal die Muskelfaserzusammensetzung prüfen lässt und feststellt, dass man einen höheren Anteil von Slow-Twitch-Fasern in den Beinen hat, wird man seine Laufbahn zwangsweise umstellen müssen (bspw. Zehnkampf), denn die natürliche Selektion im Spitzensport wird einen zukünftig vermehrt auf Sprinter mit einem höheren Anteil an Fast-Twitch-Fasern treffen lassen, d. h. man wird hier zunehmend im Nachteil sein und einem sind natürliche Grenzen bei zukünftigen Wettkämpfen gesetzt.

Ich denke Intel mach das Beste aus seinen 10nm im Rahmen des Möglichen, aber der Fokus dürfte sich alsbald auf deren 7nm verlagern.

*) Unsicherheitsfaktor: Intel implementierte i. d. Vergangenheit (14nm) mit einer beachtlichen Transistoreffizienz und konnte hier weitaus mehr abliefern bei gegebener Gesamttransistoranzahl als bspw. AMD, die deutlich mehr Transistoren brauch(t)en, was bspw. an den Cell Libs von TSMC liegen könnte.
Was ich natürlich nicht weiß, da Intel keine Details mehr herausgibt, ist, ob sich ggf. auch bei Intel diesbezüglich etwas signifikant beim Wechsel von 14nm auf 10nm geändert hat? Wenn Intel nun plötzlich auch deutlich mehr Transistoren für bspw. einen Core bräuchte (unabhängig davon, dass ein Sunny Cove-Kern per se größer/komplexer als ein CML-Kern ist), dann müsste ich obige Abschätzung noch nach oben hin anpassen, aber sie werden vermutlich dennoch nicht AMDs aktuelle Dichte auf dem N7 erreichen mit ihren 10nm.
 
Zuletzt bearbeitet:

BigBoymann

Software-Overclocker(in)
@gerX7a
Bzgl. der Logikdichte, waren meine Angaben die optimale Prozedur, je nach Chip verringert sich das natürlich. Aber nur weil Zen 2 nur 50M hat, bedeutet dies nicht, dass der Prozess es nicht hergibt.

Zweites Problem ist natürlich die Extrapolation, es kann zum einen einfach ein bescheidenes Design sein, siehe Netburst oder aber um die Leistung zu erreichen muss das Design außerhalb des Sweetspots, bzw. weiter weg als die Konkurrenz von eben diesem sein.

Daraus zu folgern, dass Intels Prozess schlechter ist, halte ich für Spekulation.
 

PCGH_Torsten

Redaktion
Teammitglied
@gerX7a: Beruhen deine Hochrechnungen für Intel auf Ice Lake SP bzw. Sapphire Rapids oder auf Ice Lake und Tiger Lake? Letztere kann man nämlich nur bedingt mit Renoir vergleichen, weil sie viel weniger Rechen- aber vergleichbare I/O-Einheiten haben. Letztere skalieren aber kaum mit der Fertigung und ziehen den Transistorschnitt um so weiter nach unten, je weniger "Rest" da ist. Desweiteren besteht der rechnende Teil von Renoir zu einem größeren Anteil aus IGP, für die AMD HD-Bibliotheken nutzt, also mehr Transistoren zu Lasten des Taktes reinquetscht, während Tiger Lake recht viel Rechenlogik, also traditionell eher schlecht sklarierende Funktionseinheiten enthält.
 

gerX7a

BIOS-Overclocker(in)
@BigBoymann: Von "schlechter" war ja bei mir auch nirgends zu lesen ... derartige Formulierungen versuche ich im Forum i. d. R. zu vermeiden, weil dann zartbeseitete Gesellen zumeist schnell steil gehen (nicht auf dich bezogen!) ... aber ich weiß natürlich was du meinst.
a) Das Thema Effizienz brauche wir, denke ich, nicht weiter zu erörtern. Der Ist-Zustand 10nm SuperFin (10nm++) kommt auf jeden Fall gesichert nicht mit TSMCs ausgereiftem N7 mit. Hier kann man bereits recht gut über Tiger Lake U und Ice Lake SP hinweg ableiten.
Sollte mal Torsten (!?!? ! ! ! :-D) einen Tiger Lake H in die Finger bekommen, könnte man gar mal einen echten, gut vergleichbaren SoC-Vergleich anstreben, aber da werden vermutlich auch keine Überraschung bei herauskommen, sondern eher nur Präzisierungen zur Einordnung.
b) "Bzgl. der Logikdichte, waren meine Angaben die optimale Prozedur, je nach Chip verringert sich das natürlich. Aber nur weil Zen 2 nur 50M hat, bedeutet dies nicht, dass der Prozess es nicht hergibt." - Den Satz verstehe ich leider überhaupt nicht, weder den ersten, noch den zweiten Teil. Welchen Kontext übersehe ich hier? Meine Aussage gliedert sich folgendermaßen:

1) AMD implementiert in TSMCs N7 mit grob über den Daumen gepeilt 50 - 60 MTr/mm2 im Mittel (bei CPUs, bei Desktop-CPUs natürlich nur anteilig, aber wir betrachten hier ja auch nur 7nm) .
2) Den N7 gibt TSMC mit der HD Lib mit maximal etwa 92 MTr/mm2 an, wovon AMD zwar weit weg ist, Apple aber für seine low-power Designs bspw. immerhin rd. 82 MTr/mm2. erreichte; ist aber auch ein etwas anders gelagerter Anwendungszweck. (Ein Jahr später implementierte Apple im N7P mit gar 86 MTr/mm2.)
3) Intel erreichte laut offiziellen Angaben in ihren (ursprünglichen?) 10nm bis zu 100 MTr/mm2, aber nur in der HD Lib, die 8 Fins verwendet.
Die HP Lib verwendet bereits 10 Fins und erreicht nur noch maximal 81 MTr/mm2 und mit der Ultra High Performance Lib mit 12 Fins kann man in den 10nm bestenfalls als Peak nur noch 67 MTr/mm2 implementieren.
Ein Problem bei diesen Informationen ist jedoch, dass nicht einmal klar ist, ob diese Infos für den aktuellen Prozess noch gültig sind, denn es könnte sein, dass diese sich auf den originalen Prozess in Verbindung mit Cannonlake beziehen und Intel könnte im Zuge der Prozesskorrekturen diese Eckdaten bereits nach unten korrgiert haben?
4) Unabhängig davon scheint Intel aber dennoch gar mit einer noch deutlich kleineren Logikdichte zu implementieren als bspw. den zitierten 67 MTr/mm2 und damit mit deutlich weniger als es AMD im N7 bei TSMC nutzt (oder auch nVidia mit dem GA100), denn wäre dem nicht so und Intel wäre immer noch (nahezu) unverändert gleich effizient bzgl. der Transistornutzung unterwegs, würde das bedeuten, dass die aktuellen 10nm-Designs flächentechnisch alle deutlich kleiner ausfallen müssten.
5) Bei den aktuellen 14nm fertigt Intel derzeit im Bereich von gemittelten 13 - 15 MTr/mm2.
6) Wie gesagt, ich kann es nur grob abschätzen für 10nm, aber hier scheint es, als wenn Intel's CPU-Designs hier mit deutlich unterhalb von 40 MTr/mm2 fertig, im "worst case" (wenn man so will) gar im hohen 20er-Bereich.

Wenn man also unbedingt so will, ja, dann ist Intel's 10nm-Prozess "schlechter", als der aktuelle N7, der ja auch bereits seit 2018 genutzt wird und daher noch ein wenig weiter gereift ist, so z. B. sicherlich auch bzgl. Leckströmen, etc.

Probleme bei der Annahme gibt es zweierlei:

a) Die mittlere Transistordichte. Die Schwankungsbreite kann ich hier nicht zuverlässig einschätzen, denn bspw. einfache I/O-Logik wird Intel vermutlich eher mit der HD-Lib, bestenfalls der HP-Lib fertigen, während für die Rechenkerne zweifellos die UHP-Lib verwendet wird. Unterschiedliche Chipbereiche haben also unterschiedliche Dichten. Zudem kommt halt noch hinzu wie eine konkrete Lib angewendet wird, denn man kann als Entwickler auch absichtlich mit einer noch geringeren Dichte implementieren, als es die verwendete Lib eigentlich zulassen würde.
Beispielsweise Qualcomm erklärte mal zu ihrem Snapdragon 855, dass das SoC im N7 weitestgehend die H240 HD-Lib (mit 8 Fins) nutzt und damit grob 90 MTr/mm2 erreicht. Der Prime-Core, ein schneller Kryo 485 Gold mit 2,84 GHz wird jedoch mit der H300 HP-Lib (mit 10 Fins) gefertigt, in der Qualcomm bestenfalls um die 65 MTr/mm2 auf dem SoC realisieren konnte.
Wenn man also bei einem HighLevelBlick auf einen Chip oder gar ein SoC von "gemittelter Transistordichte" spricht, mittelt man da schon implizit viele unterschiedliche Werte.

Beispielsweise beim Zen2-CCD habe ich das mal zu überschlagen versucht und stellte fest, dass die Unterschiede zwischen dem großen L3 (zwangsweise im 6T-Aufbau) und den Kernen und dem I/O = IF-Anteil nicht übermäßig groß sein können. (Ein versuchtes Auseinanderdividieren zwischen den Cores und dem IF-Teil macht keinen Sinn, da man anhand des Die-Shots zwar die Fläche abschätzen kann, aber nicht weiß, wie sich die IF-Dichte relativ zur Core-Dichte verhält, bzw. welche Transistoranzahl auf die Cores entfällt.) Angemerkt am Rande: Das Zen2-CCD scheint die H240 HD-Lib zu nutzen (vermutlich gar durchgehend, was auch vielleicht die geringen Dichteunterschiede erklären würde) und nicht etwa die H300 HP, wie man vielleicht vermuten könnte. Letztere wurde bspw. in Verbindung mit Vega20 genutzt, quasi AMDs 7nm-Erstlingswerk, weitestgehend ein Vega-Shrink auf rund 40 MTr/mm2.

b) Die "Transistoreffizienz" von Intel. Wie schon erklärt, brauchte Intel hier in der Vergangenheit im Mittel auffallend weniger Transistoren als AMD für seine Designs. Ein Extrembeispiel ist das Zen2-CCD mit 3,9 Mrd. Transistoren (theoretisch gar noch zzgl. weiterer 2,1 Mrd. Transistoren für den IOD) und bspw. Intels Broadwell EP, damals noch in den dichter packenden, ursprünglichen 14nm. Der Xeon benötigte gerade mal insgesamt nur 4,7 Mrd. Transistoren für 15 (!) Kerne mit AVX2, 35 MiB L3, vier Speicherkanälen und 40 PCIe-Lanes zzgl. der 2 QPI-Links.
Und diese "Schieflage" bestand auch schon ggü. dem Ur-Zen, der noch bei GloFo in 14LPP gefertigt wurde und ein vollständiger Chip war und für nur 8 Kerne mit 16 MiB L3 dennoch 4,8 Mrd. Transistoren veranschlagte.
Wie gesagt, das Problem ist, dass ich nicht weiß, ob sich bei Intel hier mit dem Wechsel auf ihre 10nm bzgl. dieser vermeintlichen "Transistoreffizienz" was geändert ("verschlechtert" wenn man so will) hat. Wenn ja, dann könnte es natürlich sein, dass deren neuere Designs deutlich mehr Transistoren benötigen und damit würde zwangsweise auch die implementierte Dichte steigen.
Nachfolgender Analyseversuch scheint aber eher dagegen zu sprechen.


@PCGH_Torsten : Hier habe ich mich bei vielen Einzelwerten bedient und die in möglichst sinnvoller Art zu kombinieren versucht, oder es halt sein lassen, wenn es zu spekulativ wurde.
Unter anderem bei Skylake SP im XCC mit 28 Kernen und seinen zwei AVX-512-FMA-Einheiten pro Core, dem was man in den Die Shots von Ice Lake und Tiger Lake sieht., usw.
Das Problem ist natürlich immer, dass am Ende vieles auf eine pro Core-Betrachtung hinausläuft, diese aber dann immer gemittelte Anteile der restlichen CPU miteinbezieht.

Was ich aber auch mal gemacht habe ist die Die Shots passend skaliert gemäß der tatsächliche oder bei RKL geschätzten Größenangaben und hierbei kann man zumindest folgende Schlüsse ziehen, natürlich immer mit gewissen Rundungsfehlern, die schon dabei anfangen, dass die Die Shots ggf. falsch beschnitten sind oder was auch immer:

Jeweis für einen Kern mit zugehörigen Cache-Slices (und VRM):
  • Ice Lake U (Sunny Cove in 10nm+) : ~ 1,97 x 3,49 mm ~ 6,88 mm2 (2 MiB L3)
  • Tiger Lake U (Willow Cove in 10nm++): ~ 2,05 x 4,38 mm ~ 8,98 mm2 (größerer L2 und 3 MiB L3)
  • Rocket Lake S (Cypress Cove in 14nm+++): ~ 2,94 x 4,53 mm ~ 13,32 mm2 (2 MiB L3, ein Sunny Cove-Backport)
  • Coffee Lake (in 14nm++) : ~ 2,78 x 3,74 mm ~ 10,40 mm2 (mit 1,5 MiB L2, ggf. auch 10,72 mm2, da hier nicht ganz klar ist, wie weit der L3 reicht)
Eine vorab unbeantwortete Frage ist natürlich, ob der Backport auf 14nm+++ es möglicherweise erforderlich machte, auch ein paar Transistoren mehr zu implementieren, weil die 10nm vielleicht hier effizienter und optimierender desingned wurden? Ich gebe mal vereinfachend davon aus, dass die Transistorzahlen in etwa vergleichbar sind, d. h. dass das nicht der Fall ist.

Setze ich nun die typischerweise beobachteten, allgemein gemittelten etwa 14 MTr/mm2 (hier meine Festlegung für bevorstehende relative Vergleiche) für Cypress Cove an, komme ich zu etwa 187 MTr. für einen Cypress Cove-Core mitsamt VRM und seinem 2 MiB L3-Slice.

Gehe ich nun davon aus, dass die gleiche Architektur in Ice Lake U mit nahezu der gleichen Transistorzahl implementiert wurde, erhalte ich hier eine Transistordichte von 27,2 MTr/mm2 in den 10nm+, also quasi die doppelte Dichte ggü. den aktuellen 14nm+++, aber weit von dem entfernt, was man aktuell typischerweise mit dem N7 nutzt (oder etwa nVidia mit Samsung's 8LPP).

Abschätzungsversuche auf Willow Cove's 10nm++ sind ggf. problematisch, da Intel hier diesbezügflich auch von Optimierungen an den Transistoren sprach, d. h. hier könnte sich die Dichte geringfügig geändert haben (abgesehen vom umfangreichen Cache-Subsystem-ReDesign). Ignoriert man mögliche Dichteänderungen mit 10nm++ (riesig werden die zweifellos nicht sein können), dann würde ein Willow Cove-Core mit seinem vergrößerten L2 und L3 also nun etwa 244 MTr. benötigen (inkl. etwaiger weiterer, kleinerer architektonischer Anpassungen).

Abschließend noch ein 2017er Coffee Lake in 14nm++ zum Vergleich, der auf etwa 146 - 151 MTr. pro Core mitsamt seinem 1,5 MiB L3-Slice kommt. Die Varianz hier kommt daher, dass im Die Shot nicht zuverlässig erkennbar ist, wie weit der L3 reicht. (Einige markeiren den L3 zwar bis in den Ring/Interconnect hinein, ob dem wirklich so ist, lasse ich mal unbeantwortet, die Transistorspanne ist aber noch vergleichsweise klein.)
Der Vollständigkeit halber: Die Transistorzahl könnte auch noch leicht höher liegen, sodass die Transistoranzahlvergrößerung bei den neueren Kernen im Vergleich kleiner ausfällt, denn Coffee Lake war die letzte CPU-Variante im dichter packenden, originalen 14nm-Prozess. In 2018 hat Intel die Dichte leicht reduziert um höhere Taktraten realisieren zu können. Denkbar wären also auch etwa 151 - 158 MTr?

Entsprechend kann man nun auch leicht abschätzen, was bei der Implementation von 16 großen Cores passieren würde, da Intel's Dichte anscheindn deutlich niedriger liegt. Ein monolithisches Die würde beträchtlich mehr Fläche beanspruchen.


Der Vollständigkeit halber möchte ich aber folgendes nicht unterschlagen:
Es gibt zum Compute Die (inkl. GPU und Media/Display Engine, etc.) von Lakefield die Angaben 82 mm2 und 4,05 Mrd. Tr., was effektiv zu einer mittleren Dichte von 49 MTr/mm2 führen würde. Das würde alle obigen Betrachtunge zunichte machen.
Versuche ich den Sunny Cove-Kern jedoch mit einer Skalierung über den von Ice Lake U zu legen, so hat es den anschein, als wenn das Compute Die dann deutlich über die 82 mm2 hinauswachsen würde, d. h. möglicherweise wurde das Compute Tile von Lakefield (ein 5 - 7 W LowPower-Design) mit einer deutlich höheren Dichte implementiert. Der Chip musste aufgrund des Foveros-Designs per se ein komplettes ReDesign sein, da hier u. a. auch thermische Parameter zu berücksitigen waren (bspw. Abwärmeführung durch die diversen Schichten), so dass das nicht abwegig erscheint und Lakefield möglicherweise nicht als Vergleichsobjekt herangezogen werden kann (meiner Kenntnis nach leider der einzige Fall in den letzten 24+ Monaten, bei dem sich Intel zur Preisgabe vollständiger Angaben hat hinreißen lassen ;-)).
 
Zuletzt bearbeitet:

BigBoymann

Software-Overclocker(in)
@gerX7a

Wie so oft ein sehr detaillierter Bericht, hatte mir den gestern Abend schon angeschaut aber entschieden dass ich einen frischen Kopf brauche um ihn halbwegs zu verstehen.

Bzgl. des "schlechter", ja das hast du so nicht gesagt, dennoch glaube ich, dass wir uns einig sind, wenn du davon berichtest, dass du der Meinung bist Intel hat noch einen Fertigungsnachteil, dies ein "schlechter" durchaus suggeriert und wahrscheinlich auch von dir so gemeint ist.

Bzgl. der Transistordichte finde ich es recht spannend, wobei mir einige Fragen und Ungereimtheiten auffallen.

1.) Wie gesagt, sehe ich nach den mir vorliegenden Infos die Prozesse als solches auf Augenhöhe. Für Intel findet man nur Angaben, dass der Prozesso die 100Mio/mm² schafft, bei TSMCs 7nm liest man von 90Mio/mm². Wenn wir davon ausgehen, dass die 100Mio seitens Intel der ursprüngliche Plan waren, dann kommen wir zu den von mir errechneten 88,8Mio/mm² nach der Änderung. Womit beide Prozesse (abseits der Chips) auf Augenhöhe sind und in etwa das gleiche leisten könnten?
Dein Beispiel, die Apple CPU in Intels Fab würde doch vermutlich auch in den Bereich von 80M/mm² fallen.

2.) Das was du dann in den Punkten 1-4 beschreibst, ist doch schon ein Problem der Architektur, wobei Problem hier nicht unbedingt negativ behaftet sein soll. Aber, das war mir auch bewusst, dass eben Low Power Designs deutlich dichter packen können als HP Designs, dies ist doch unabhängig von der gewählten Fertigung der Fall. Was ich sagen möchte, deine These weiter gesponnen, sofern ich das richtig interpretiere, besagt doch, dass eine Intel CPU auf TSMCs 7nm Prozess eben auch eine deutlich geringere Logikdichte aufweisen würde als AMDs Design?

Damit würde ich das Problem nicht an der Fertigung festmachen, sondern eher am Design, womit erschreckenderweise meine recht einfache These, die du ja zeilenweise auch belegt hast, etwas bestätigt werden würde. Intel muss etwas mehr abseits des eigentlichen SweetSpots takten, daher hat man die Dichte reduziert um mehr Takt zu generieren. Dadurch verliert man dann aber eben auch Effizienz.

In der Folge, würde ich davon ausgehen, dass Intel durch den erneut größeren Schritt in der Fertigung, mit dem 7nm Design an TSMCs 5nm Design vorbeiziehen wird, in meinen Augen sogar recht deutlich.

Hoffe ich habe das technische soweit richtig verstanden, ein Studium der Halbleiterwissenschaften muss ich erst noch beginnen :D

P.S.
Manchmal habe ich eine seltsame scheinbar provozierende Art zu schreiben, hoffe das du dies hier nicht so siehst. Ist für mich nur ein hochgradig informativer Austausch.
 

gerX7a

BIOS-Overclocker(in)
@gerX7a: Beruhen deine Hochrechnungen ...
Nachfolgend meine abschließenden Gedanken zu dem Thema Logikdichte in Intels 10nm gemäß aktuellem Kenntnisstand:

Mit dem Sunny Cove-Backport auf 14nm in Rocket Lake habe ich einen Abgleich versucht unter der Annahme, dass in den 10nm nur etwa genau so viele Transistoren zur Implementation verwendet werden, wie in 14nm. Die mittlere Dichte für RKL kann man leicht abschätzen (hier angenommene 14 MTr/mm2). Ausgehend von einem Kern mitsamt seinen Caches und dem L3$-Slice komme ich in ICL-U zu einer angenommenen mittleren Dichte von nur um die 27 – 28 MTr/mm2. (18)
Dem gegenüber stehen jedoch zumindest vereinzelte, unzusammenhängende Aussagen von Intel, die zusammengenommen ein anderes Bild skizzieren und andeuten, dass Intel nun auch deutlich mehr Transistoren für seine Designs benötigt. Eine Quelle ist das Video “Architecture All Access: Modern CPU Architecture Part 1”, in dem Boyd Phelps, CVP of Client Engineering, einen relativen Vergleich gegen den Intel 4004 anstellt und hierbei für Tiger Lake U eine mittlere Dichte im Bereich von 63 – 79 MTr/mm2 in Aussicht stellt oder für Tiger Lake H eine mittlere Dichte im Bereich von 44 – 58 MTr/mm2. (19)
Hinzunehmen kann man nun das Compute Die von Lakefield, zu dem Intel konkrete Werte in Form von 4,05 Mrd. Transistoren auf 82 mm2 angibt, was zu effektiv gemittelten 49 MTr/mm2 führt. (20)

Wenn man will, könnte man nun die implizit angegebene Dichte von Lakefield als im Einklang mit dem errechneten TGL-H-Vergleich (44 – 58 MTr/mm2) ansehen und Intel implementiert hier tatsächlich mit in etwa grob um die 50 MTr/mm2 (ab Willow Cove mit 10nm++), was dann aber auch bedeuten würde, dass man offensichtlich nun mit deutlich mehr Transistoren arbeitet als zuvor in der 14nm-Generation beobachtet.
Insgesamt jedoch weiterhin unbefriedigend, da man hier, wenn auch gut begründet, nur vermutet und noch nichts gesichert weiß. Wünschenswert wäre noch mindestens eine weitere Brotkrume von Intel, die in die gleiche Richtung weisen würde …

Weiterführende Überlegung: Wäre die mittlere Dichte mittlerweile in 10nm++ tatsächlich so hoch, müsste Ice Lake SP als XCC schon ein echter Riese mit um die 30 - 32 Mrd. Transistoren auf einem monolithischen Design sein. (Die Size-Abschätzungen liegen hier zurzeit bei 620 - 660 mm2.)


(18) Ein Zen2-CCD implementiert im Mittel etwa 52 MTr/mm2, die Renoir-APU gar 62 MTr/mm2, beide in TSMCs N7.

(19) Boyd Phelps erklärt einen Intel 4004 mit 2300 Transistoren und sagt, dass man 4 – 5 Mio. von diesen benötigt um auf die gleiche Transistorzahl wie in einem aktuellen "Tiger Lake" zu kommen. Hierzu folgende Anmerkungen:
  • Generell ist die Frage, wie genau es Intel hier bei diesem Vergleich nahm. Der Zweck war nur eine allgemeine Einordnung und nicht die genaue Angabe von konkreten Zahlen, bzw. tatsächlich wollte man diese gar vermeiden, da man seit etwa zwei Jahren keine herausgibt und dementsprechend gab man hier auch eine sehr weite Spanne von 4004-Chips als Äquivalent an.
  • Es ist unklar gegen welchen TGL tatsächlich verglichen wurde. Zu der Zeit war bei Intel intern TGL-H als Achtkerner mit 32 EUs schon lange fertig, d. h. hier könnte man auch zwecks Generierung großer Zahlen gegen den Achtkerner verglichen haben.
    Im Video zeigte man einen Die Shot vom Vierkerner (im Vergleich zum 4004-Layout), jedoch ist auch hier unklar, ob der nicht nur rein zu Demonstrationszwecken genutzt wurde, denn der Achtkerner (mitsamt Die Shot) wurde erst rund einen Monat später offiziell vorgestellt und dem wollte man sicherlich nicht vorgreifen und die für den Vierkerner errechnete Dichte wäre dann doch auch gleich arg hoch für ein HighPower-x86-Design
Mit dem mittlerweile veröffentlichten TGL-H Die Shot habe ich dessen Fläche zu etwa 200 – 208 mm2 hochgerechnet, ggü. den bisher “gehandelten” 146 mm2 für TGL-U.

(20) Ein Sunny Cove-Kern mit einem etwas abweichendem LL$-Konstrukt und vier Tremont-Kerne, kombinieret mit einer 64 EUs umfassenden Gen11-iGPU wie in ICL-U. Ein nennenswerter Teil weiterer Funktionalität ist dagegen auf das 22nm-I/O bzw. Base Die (92 mm2) verlagert worden.
Legt man die iGPU von Lakefield über ICL-U und skaliert diese passend, wird das Compute Die jedoch deutlich größer als die angegebenen 82 mm2, was darauf hinweisen dürfte, dass das Lakefield-Die dichter packt als in ICL-U. Auch die damit einhergehende implizite Skalierung des Sunny Cove-Kerns sieht passend aus (unter Berücksichtigung des entfallenen L3$-Slices), d. h. Lakefield von Ende 2019 scheint dicher zu packen als ICL-U. Ob Lakefield bereits möglicherweise 10nm++ (10nm SuperFin) verwendet, ist unklar. Bezüglich dessen konkreter Implementationsdichte ist zudem unklar, ob das Die nicht ein komplett individuelles Design mit Blick auf die für Foveros notwendigen Anpassungen darstellt … andererseits s. u. (bzw. oben weiterlesen).
 
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