Ergänzende Anmerkungen:
Ne der rechte CCX ist tot, hat er nachgeprüft...
Konkret gab es da nicht mal was zum Nachprüfen, da diese CCDs nur deaktiviert sein können. Wäre dem nicht so, würden sich CPUs innerhalb der gleichen Serie abweichend voneinander verhalten.
Beispielsweise ein 3+3 Design würde ggü. dem 6(+0) andere Latenzen aufweisen und entsprechend andere Leistungswerte aufgrund der abweichenden Interprozesskommunikation und Cache-Nutzung besitzen. Etwas wie ein 4+2 wäre gar noch ein worst case Szenario, denn hier würden sich selbst die jeweiligen CCDs innerhalb einer CPU im direkten Vergleich abweichend voneinander verhalten.
Beim Ryzen braucht AMD zur mechanischem Stabilisierung des Packages keine Dummies. Dass hier einer gefunden wurde bedeutet schlicht, dass hier voraussichtlich ein 12-Kerner gefertigt werden sollte und irgendwo im Prozess was schief ging. Beispielsweise war die Die-Validation vielleicht nicht gut genug justiert oder stellenweise "löchrig" und es ist ein Die aufgelötet worden, das doch nicht den notwendigen Anforderungen entsprach oder aber es ging möglicherweise beim Packaging selbst was schief, sprich dass bspw. einige Lötstellen beim aufbringen des Dies auf den Träger nicht mit der nötigen Güte kontaktierten, sodass das Die nachträglich abgeschaltet werden musste. Letzten Endes geht es hier einfach nur darum die Fertigungskosten zu minimieren.
Das kann man nicht vergleichen, bei Phenom waren das monolithische Chips. Da war, und ist es völlig normal das teildeaktivierte Chips verkauft werden [...]
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Völlig normal" ist derartiges bei der aktuellen Multi-Chip-Fertigung ebenso, da sich an der grundlegenden Problematik nichts geändert hat.
Man lässt bei einem externen Dienstleister für bspw. 17.000 US$ einen einzelnen Wafer belichten, da sind dann X Dies drauf und Y % davon sind teil- oder gar vollkommen defekt.
Was sich durch die MC-Fertigung ändert ist der sogenannte Yield, da die unterschiedlichen Chips druch die Aufteilung der Funktionalität kleiner werden können und pro Chip damit statistisch weniger Belichtungsdefekte auftreten. Der zweite Aspekt ist, dass die Hersteller durch die aufgeteilte Funktionalität mehr Flexibilität beim Zusammenstellen (des Gesamtprouktes) ggü. einem monolithischen Design haben.
Darüber hinaus die Nachteile sind ein teueres, komplexeres Packaging und dass die Intra-CPU-Kommunikation mit Blick auf Latenzen, etc. schwieriger wird, so bspw. bei mehreren CCDs zu beobachten, denn hier können viele Rechenkerne nicht mehr direkt miteinander kommunizieren, was durch architektonische Maßnahmen zu kompensiert versucht werden muss.
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