AMD Zen 4D/5: Gerüchte um den Gracemont-Konkurrenten fürs heterogene Design

[PCGH-Redaktion]

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Das heterogene Design kommt bei AMD erst mit Zen 5, die sparsamen Kerne aber könnten schon früher starten - als Zen 4D. Statt eines neuen Designs soll AMD einen "fork" von Zen 4 planen und sich so die Arbeit erleichtern.

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[hotmob77]

Die neue Epyc-Plattform nach Genoa soll bis zu 256 Kerne und 600W beinhalten.
Die große Frage ist jetzt aber die Organisation, sind es wie bei Intel 8+8 im CCD oder ist es 12+4 wie bei Apple. Für Server sind die Littles im Prinzip sinnlos, was man an Intels Strategie für die .ridge-Generation sieht, von daher ist da noch sehr vieles offen.

 

[Rollora]

Naja mal schauen was dran ist.
Offizielle Aussage von AMD ist, dass heterogene Designs noch Jahre (plural!) weg sind bei ihnen

Die neue Epyc-Plattform nach Genoa soll bis zu 256 Kerne und 600W beinhalten.
Die große Frage ist jetzt aber die Organisation, sind es wie bei Intel 8+8 im CCD oder ist es 12+4 wie bei Apple. Für Server sind die Littles im Prinzip sinnlos, was man an Intels Strategie für die .ridge-Generation sieht, von daher ist da noch sehr vieles offen.

da im Server sehr wohl Effizienz zählt, wird auch dort früher oder später zusätzlich auf E-Kerne gesetzt.

 

[hotmob77]

Sieht bisher, jedenfalls bei Intel, eben nicht danach aus und ergibt auch keinen Sinn. Im Serverbereich sollten die Kerne energieeffizient sein, das sind big-Cores aber eben auch, wenn man es richtig macht. Intels Entscheidung im Consumermarkt ist vor allem der Die-Größe geschuldet, das sieht man allen Tests.

Ich könnt mir sogar vorstellen, dass AMD ab der Zen5-Generation verschiedene Chiplets für Server und Desktop anbieten wird, also 16C für Server und 8+8 für Desktop oder sowas.

 

[BigBoymann]

Nachdem die ersten Tests von Alder Lake aber positiv stimmen,

Der Aussage würde ich nicht widersprechen,

muss AMD unter Umständen schneller reagieren

dieser Schlussfolgerung dann aber durchaus. Alder Lake ist ja bei weitem nicht die ganz zu Beginn prophezeite Effizienzwunderlösung, eher im Gegenteil, gerade in Anwendungen hat man effizienztechnisch gesehen noch Rückstand aufzuholen, trotz bigLittle. Daher sehe ich hier in keinster Weise einen Anlass für AMD reagieren zu müssen.

Dennoch halte ich einen entsprechenden Konter für durchaus möglich. Auch wenn ich weiterhin die bigLittle Technik für nicht sinnvoll halte im Desktop Markt, so sehe ich doch durchaus Vorteile im mobilen Sektor.

 

[PCGH_Torsten]

Sieht bisher, jedenfalls bei Intel, eben nicht danach aus und ergibt auch keinen Sinn. Im Serverbereich sollten die Kerne energieeffizient sein, das sind big-Cores aber eben auch, wenn man es richtig macht. Intels Entscheidung im Consumermarkt ist vor allem der Die-Größe geschuldet, das sieht man allen Tests.

Ich könnt mir sogar vorstellen, dass AMD ab der Zen5-Generation verschiedene Chiplets für Server und Desktop anbieten wird, also 16C für Server und 8+8 für Desktop oder sowas.

Intels bisherige Littles unterstützen kein AVX512, das in Servern aber seit längerem etabliert ist. Entsprechend sind sie in dem Markt kaum zu gebrauchen. Als die Atom-Linie vor einigen Jahren Befehlssatztechnisch auf der Höhe der Zeit waren, kamen die Server-Ableger aber ganz gut an und die Illustrationen zu Granite Rapids zeigen 60 Slices je Chip, was bei abgetrennten I/O-Chips 120 Kerne pro Prozessor nahelegt. Auch wenn Intels 5-nm-Node recht fein ist, kann man diese Skizzierung nur mit einem All-Littel-Design erklären. Angemessen wäre es auf alle Fälle, selbst die noch recht krude für Server-Aufgaben zusammengestellten ARM-Prozessoren drehen in einigen Anwendungen Kreis um Epyc (und Xeon sowieso).

 

[Korben06]

Entsprechend munkelt man auch, dass AVX-512 gestrichen wird, wie es Intel schon bei Alder Lake getan hat.

So ganz stimmt das ja nicht. Obwohl Intel angekündigt hatte den AVX512 "wegzufusen", also physisch zu deaktivieren, ist dies wohl nicht wirklich geschehen. In diversen Mainboard lässt sich AVX512 aktivieren wenn man alle E-Cores abschaltet.
So wie ich es verstanden habe sind die Funktionen aber nicht "zertifiziert" bzw "verifiziert" so dass hier mögliche Einschränkungen in bestimmten Anwendungen gelten (weil nicht sichergestellt ist das sie "richtig" funktionieren).
So ganz verstehen tue ich das allerdings auch nicht. Z.B. warum muss man die E-Cores deaktvieren? Kann man nicht steuern das AVX512-Befehle nur auf den P-Cores ausgeführt werden?

 

[4thVariety]

Ein Benchmark ohne die langsamen Kerne
Ein Benchmark ohne die schnellen Kerne
Ein Benchmark mit beiden.

Dann könnte man als Gamer sagen was die Dinger wirklich bringen. Bis dahin haben wir nur Marketing-Gesülze und stochern im Trüben, während die PR gegenüber Laien einfach eine weltfremde Kampagne nach dem Motto "wir sind besser weil wir mehr Cores haben" stattfindet.

 

[gruffi]

Naja mal schauen was dran ist.
Offizielle Aussage von AMD ist, dass heterogene Designs noch Jahre (plural!) weg sind bei ihnen

da im Server sehr wohl Effizienz zählt, wird auch dort früher oder später zusätzlich auf E-Kerne gesetzt.

Die leistungsfähigsten und effizientesten Server setzen aber auf spezielle Hardware, wie GPUs, womit sich im Endeffekt mehr erreichen lässt. Ich sehe für LITTLE Kerne in anspruchsvolleren Bereichen, wie eben Servern, Workstations oder bei Desktop Enthusiasten keinen Bedarf. CB hat das in ihrem Test ja auch gut gezeigt. Bei vergleichbaren Taktraten verlieren die Gracemont Kerne bezüglich Energieeffizienz sogar gegen Golden Cove. Lediglich die Flächeneffizienz ist besser. Allerdings muss man auch dazu sagen, dass die Flächeneffizienz von Intels big Kernen schon länger relativ mies ist. Intel ist zudem selbst schon mal mit dem Xeon Phi im Servermarkt mit vieler solcher kleiner Kerne grandios gescheitert.

 

[fleix243]

Theoretisch könnte AMD doch jetzt schon eine Art von sparsamen Kernen in ihre CPUs einbauen. CCDs die hohe Taktraten nicht halten können, also alles über 4GHz zum Beispiel, könnte man doch mit einem guten CCD kombinieren. 8 Kerne können Gas geben und die anderen 8 können bei Multithread Aufgaben deutlich unterstützen. Also ein 5800X + 8 niedrig taktende (also auch gleichzeitig sparsame) Kerne. Oder CCDs mit nur 6 oder 4 langsamen Kernen könnte man so noch weiterverwenden.
5860X 8+6 Kerne
5640X 6+4 Kerne
5920X 8+6
5940X 8+8...
...
Diese Möglichkeiten!!! Die E-Cores dann standardmäßig bei 3,5 GHz laufen lassen und gut ist. Und Leute die Bock haben können ja noch so einiges aus ihrem schlechten CCD rausholen.

 

[hanfi104]

Theoretisch könnte AMD doch jetzt schon eine Art von sparsamen Kernen in ihre CPUs einbauen. CCDs die hohe Taktraten nicht halten können,

Gibt es, nennt sich 5900X und 5950X.
Nur der erste CCD ist taktfreudig, der zweite ist Resteverwertung^^

 

[fleix243]

Ja schon klar, nur so kann man halt noch Schlechtere weiterhin nutzen. Und die dann halt ganz klar als deutlich niedriger taktend deklarieren. Nicht nur um 100-200 MHz schwächer sondern halt um 1500 MHz, weil sie ja dann auch wesentlich sparsamer laufen.

 

[Technologie_Texter]

Ein Vorteil bei AMD wäre, daß alle Kerne das Selbe Featureset haben.

Beim Desktop könnte man solche Kerne direkt in die IOD integrieren, dann kann man die Chiplets im Idle komplett von der Spannung abklemmen.

 

[hanfi104]

Die scheint es wohl nicht in zu großer Häufigkeit zu geben, denn sonst würde es wohl auch 5600, 5800, 5900 und 5950 geben
Chiplets sind sehr klein und TSMCs 7nm ist ausgereift.

 

[BigBoymann]

So ganz stimmt das ja nicht. Obwohl Intel angekündigt hatte den AVX512 "wegzufusen", also physisch zu deaktivieren, ist dies wohl nicht wirklich geschehen. In diversen Mainboard lässt sich AVX512 aktivieren wenn man alle E-Cores abschaltet.
So wie ich es verstanden habe sind die Funktionen aber nicht "zertifiziert" bzw "verifiziert" so dass hier mögliche Einschränkungen in bestimmten Anwendungen gelten (weil nicht sichergestellt ist das sie "richtig" funktionieren).
So ganz verstehen tue ich das allerdings auch nicht. Z.B. warum muss man die E-Cores deaktvieren? Kann man nicht steuern das AVX512-Befehle nur auf den P-Cores ausgeführt werden?

Wenn ich das richtig verstanden habe, hat man den AVX512 Befehlssatz auch nur aus den E Core rausgeschmissen, so dass die P Cores das grdl. können sollte.

 

[PCGH_Torsten]

Die E-Cores sind stark aufgebohrte Designs auf Grundlage der Atom-Entwicklungslinie. Die hat gerade erst AVX2 erhalten, da gab es also nichts rauszuschmeißen und eine entsprechend leistungsfähige SIMD-Einheit einzuplanzen hätte vermutlich die Verbrauchs-, vor allem aber die Platzvorteile zu nichte gemacht. Die P-Cores dagegen sind Nach-Nachfolger von Rocket-/Ice-Lake und kommen auch bei Sapphire Rapids zum Einsatz, also haben sie auch AVX512. Das Problem ist, dass Windows nicht vorhersagt, welche Befehle eine Programm verwendet und deswegen alle Threads auf jedem Core spawnen können. Damit niemand AVX512-Befehle an einen E-Core sendet (=> Absturz), muss also das ganze System als nicht-tauglich geflaggt werden.

(+) [PLUS] Alder Lake analysiert: Thread Director, DDR5, PCI-Express 5 und mehr

PCGH Plus: Intel plant Großes und hat bereits jetzt die kommenden Architekturen vorgestellt. PCGH analysiert Alder Lake.

www.pcgameshardware.de

Überraschend ist, dass diese Konfigurationsentscheidung scheinbar nur per UEFI umgesetzt und nicht via IME erzwungen wird. Sonst ist Intel eigentlich immer sehr gründlich was die Deaktivierung von Features angeht, hier scheint man es Anwendern geradezu leicht zu machen, auf einen 8+0-AVX512-Modus zu wechseln. Ich hatte bislang vermutet, dass sich Intel den vielleicht als Option für einige Xeon-(Sonder-)Modelle reserviert.

 

[Korben06]

Das Problem ist, dass Windows nicht vorhersagt, welche Befehle eine Programm verwendet und deswegen alle Threads auf jedem Core spawnen können. Damit niemand AVX512-Befehle an einen E-Core sendet (=> Absturz), muss also das ganze System als nicht-tauglich geflaggt werden.

Und das gilt nur für Windows? Unter Linux würde das funktionieren?

 

[4thVariety]

In der Intel Marketingsprache konnte ich finden, dass vier E-Cores zusammen 80% mehr Leistung haben als ein einzelner Skylake Core. (seltsam spezifische Einschränkung, aber ok)

Cinebench R23

Der einzelne Skylake Core kommt so ca. auf 1125 Punkte
Ein Block aus vier e-Cores käme laut Intel damit auf 2025 Punkte
Der einzelne e-Core auf 506 Punkte
Der einzelne 12600K Kern kommt auf 1905 Punkte

Aber Intel skaliert nicht linear bei R23. Ein Core mit 1000 Punkten führt nicht zu vier Kernen mit 4000 Punkten. Bei der 11.Gen gab es 36,8% Verlust durch nicht-lineare Skalierung über die Kerne (Cache oder TDP)

Somit hätte ein einzelner e-Core 692 Punkte und wegen dem Verlust hätte der Block 2025 statt 2768.

Kann man aus der Info das fertige R23 errechnen?
[1905 * 12 (P-Cores)] / 1,368 = 16710
[1 * Skylake Core] + 80% = 2025

Summe : 18735
Messwert: 17214
Abweichung 8,1%

Nur auf Basis...
(1) der P-Core Single Core Messung der PCGH
(2) einem Intel Marketing-Slide
(3) des Skalierungsverlustes der 11.Generation Intel
...kann man das R23 Ergebnis auf 8,1% genau treffen.


Mit dem Skalierungsverlust der 11th Gen könnten wir auch rechnen "was wäre wenn" i5 und i9 ohne E-Cores.
(1905 * 14) / 1,368 = 19495
(1905* 20) / 1,368 = 27850

Kurzum, rechnerisch bringen die E-Cores überhaupt nichts. Sie dienen nur dem Zweck den Core-Count aufzublähen. Intel 12th Gen ist PR-Tech. AMD sollte auf den Zug nicht aufspringen.

Edit: Fehler bereinigt

 

[PCGH_Torsten]

Ich weiß nicht so ganz, was du zu berechnen versuchst. Aber ich lese da was von 12 + 1*4 im vergleich zu 14 + 0*4 respektive 20 + 0*4, erschienen sind aber 8 + 2*4 und 6 + 1*4 Prozessoren mit dem Siliziumbedarf eines 10 + 0*4.

Skalierungsnachteile sind übrigens von der Kernzahl abhängig, müssten also wenn dann iterativ berechnet werden. Da sie sich in der Praxis aus einer Kombination verschiedener Limitierungen zusammensetzen, ist der Prozess aber nicht einmal linear.

Und das gilt nur für Windows? Unter Linux würde das funktionieren?

Über Linux bin ich ehrlich gesagt nicht gut genug informiert, um das zu sagen. Neben einem Scheduler, der absolute Hardware-Fähigkeiten berücksichtigt (statt nur relative Prioritäten) bräuchte es auch eine Schnittstelle, mit der Programme ihren Bedarf anmelden können.

 

[Nebulus07]

Ich gebe nichts mehr auf Gerüchte! AlerLake hat uns gezeigt, dass die nichts Wert sind!

Und AMD sollte erst mal ZEN4 ablieferm befor wir über ZEN5 sprechen!