Wieso wären 50$ Dollar mehr HSK pervers viel? Da ist dann immernoch deutlich mehr wie 50 Marge drauf, wenn die das Teil für 500$ Dollar anbieten.
Ich sehe da kein Problem, aber da niemand die genauen Kosten kennt ist es halt schwer zu sagen...
Dass der V-Cache ungefähr die Fläche einnimmt ist richtig, das andere jedoch nicht. AMD hat bei der Präsentation gesagt, dass für den V-Cache ein dafür optimiertes Verfahren verwendet wird. Macht ja auch Sinn, es handelt sich ja schließlich um reinen Speicher und hier nochmal die Frage an dich, was soll den Bitteschön an der Herstellung von Speicherchips in der Größe so exorbitant teuer sein? Wenn die Yieldrate schlecht ist ok, das lasse ich gelten, aber wenn dies nicht der Fall ist wo sollen da die hohen Kosten herkommen?
Bei CPUs ist Cachefläche ja nur so teuer, weil dadurch die CPU ja größer wird und mehr DIEfläche mehr Geld kostet. Aber wie bereits erwähnt purzeln hier die Speicherbausteine in einem für Speicher optimierten Verfahren vom Band....
Was das ganze Abschleifen und aufsetzen kosten soll, dazu kann ich nichts sagen, aber du auch nicht... Oder kennst du die Preise dafür?
Und wenn du hier mindestens den Preis für zwei normale CCD ansetzt, schon sehr viel Spekulation ohne überhaupt irgendwas über die Kosten zu wissen...
Sorry, aber du reimst dir hier ziemlichen Nonsens zusammen. Wenn ein Speicherchip kaputt ist wandert er eben auf den Müll, was soll hier die Kosten so hochtreiben? Dafür müsste man die Yieldrate kennen?
Oder meinst du, wenn beim Stackingprozess die CPU zerstört wird? Das wäre natürlich fatal.
Es kommen für Cache optimierte Layouts zum Einsatz. Aber die Belichtungstechnik ist immer noch TSMC N7 und TSMC ist es egal, ob die vom Kunden gewünschte Maske Logikschaltkreise, Speichertransistoren oder Mickey-Mouse-Bildchen auf den Wafer packt. Was zählt sind die Kosten für Bearbeitungsstraßen mit einem bestimmten Wafer-Durchsatz.* Dieser Fixpreis geteilt durch die Zahl von Chips pro Wafer, die man am Ende tatsächlich verkaufen kann, bestimmt den Chippreis. Und natürlich fließt dabei auch Ausschuss beim Dicing, Bonding, Packaging, etc. mit ein – kein Bearbeitungsschritt ist perfekt, die haben alle einen Yield. Nach einigen Jahren sollte der halt normalerweise bei 99,x Prozent liegen und normalerweise ändert sich ja nur die Lithographie-Technik, weswegen meist nur deren Ausschussquote betrachtet wird. Aber hier setzt AMD auf ein Packaging-Verfahren, dass so neu ist, dass noch nicht einmal die passend optimierte Fabrik fertig ist. Genaue Zahlen sind natürlich, wie immer, Geheimsache, aber ich habe zu Wafer Thinning allein schon Berichte mit 25 Prozent Ausschuss gesehen.
Schon allein die Tatsache, dass AMD keine CPUs mit 75 Prozent, 50 Prozent, 25 Prozent und 12,5 Prozent aktivem V-Cache anbieten kann (50 Prozent wäre immerhin verschaltungstechnisch möglich, wurde aber noch nicht angekündigt), bedeutet aber einen schlechteren Gesamt-Yield nutzbarer V-Cache-Chips gegenüber CCDs, die in genau diese Konfigurationsstufen in Epycs und Ryzens verkauft werden. Meine Überschlagsrechung ist also schon sehr konservativ. Außer der um 13-15 Prozent kleineren belichteten Fläche gibt es keinen Faktor, der die CCD+VC-Kombination billiger als einen CCD+CCD-5950X machen könnte. Aber es gibt ein gutes halbes Dutzend Faktoren, die sie teurer machen könnten und jeder einzelne davon hat das Potenzial zu mehr als 15 Prozent Preisaufschlag. Wenn die alle voll zu schlagen, könnten ein 5800XD in der Herstellung sogar so teuer wie zwei 5950X sein.
*: Variationsmöglichkeiten gibt es noch durch die Zahl der Metallayer und bei Spezial-Bearbeitungsschritten wie z.B. Vias. Metallayer jenseits der unmittelbaren Transistorverdrahtung sind aber vergleichsweise grob und simpel, somit billig, sodass der V-Cache-Chip dadurch kaum günstiger werden kann. Umgekehrt braucht das neue Design extrem viele TSVs im Basis-Chip und die sind weiterhin teuer, da sie als einziger Bearbeitungsschritt einzeln reingelasert werden müssen und nicht für den gesamten Chip am Stück gefertigt werden können.
Der 3dcche wird aus nen 7nm wafer erstellt es ist kein dram
Sondern Sram folglich ist ein chiplet maximal 74mm² groß
und da amd beinahe 99% yield hat können aus eine wafer mal 759 dies raus.
Vorsicht: AMDs Yield-Angaben zu den CCDs beziehen sich auf insgesamt verwendete Chips, nicht auf komplett intakte!
Das heißt bei den (bis zu) 1 Prozent Ausschuss haben entweder alle acht Kerne oder zentrale Verwaltungseinheiten einen Fehler, sodass sie sich auch im Epyc-Bereich nicht mehr verwursten lassen. Der Anteil von Chips mit null Fehlern, wie man sie für den 5800XD-V-Cache braucht, ist aber deutlich geringer.
Stark vereinfachtes Statistikbeispiel:
Wenn jeder von acht Kernen eines Chips eine Wahrscheinlichkeit von 56,2 Prozent hätte, Defekt zu sein, dann wäre im Schnitt nur einer von hundert Chips komplett hinüber. (=> Yield inklusive Salvage-Modellen = 99 Prozent). Aber auch nur 14 von 1.000 Chips komplett intakt. (=> Yield für das vollfunktionsfähige Spitzenmodell = 0,14 Prozent)
Wie mittlerweile jeder aus der Tagespresse wissen sollte, können exponentiell aufeinander aufbauende Wahrscheinlichkeiten ziemlich brutal sein.^^
