Mir ist schon klar das es Ontraio etc etc gibt, aber das werden ja wohl nur teildefekte oder ganze Chips werden schätze ich mal. Eventuell noch nen doppelter auf einem Träger, aber das wars. Daher sprech ich mal Allgemein von BD, um einfach das bisher bekannte als Maximum zu diskutieren.
Äh: Die "werden" nicht, die sind. Und zwar vollkommen eigenständige Designs mit eigener Plattform, abweichender Funktionalität und an ein komplett anderes Marktsegment gerichtet.
AMD stellt Fusion-APUs Ontario und Zacate offiziell vor - radeon, amd, ces, fusion
Auch Llano wird eine andere Funktionalität, anderes Interface/Sockel und andere Chipsätze erhalten.
All diese Chips gehören nicht zu Bulldozer, haben auch keine Kerne nach Bulldozervorbild, sondern bauen auf K10 auf.
Das ist auch der mir bekannte. Da wurde schon einiges im Umfeld der Kerne bemängelt und selbst auf deiner Zeichnung wird für ca. 10-15% der Chipfläche gar keine Erklärung geliefert. Ich bin kein Experte für Chipdesign und kann die einzelnen Behauptungen nicht einschätzen, aber in jedem Fall gibt es an diesem Bild soviel unerklärliches, dass ein Sache mehr oder weniger alles mögliche sein könnte.
Nicht mehrere Chipsätze, sondern nur mehrere/breitere HT Links. Damit hast du mehr echte Bandbreite zur CPU. Bei obigen BD Bild wirst du ja wohl Multisockel anbinden können durch die 4 HT Links. Wenn du nun aber nur einen Sockel hast, kannste die freien links für ne bessere Anbindung nutzen, also z.B. mehr SATA III, USB 3.0 und PCI-E 2.0 mit 16 Lanes ohne die Leistugnseinbusen, wenn man alles voll nutzt.
Das wäre ja noch sinnloser. Dann müsstest du spezielle Chipsätze für diese Anwendung entwickeln, die ihrerseits mehr HT-Links haben.
Nö, wenn dann würde man das wie Nvidia beim "680a" machen und bei zwei zur Verfügung stehnden Links einfach zwei Northbridges anhängen. Aber wie gesagt: Das hat noch nie ein Boardhersteller in die Praxis umgesetzt, obwohl ihn technisch nichts daran hindert. Bei sowenig Bedarf bezweifle ich, dass AMD die CPU-Entwicklung einer kommenden Generation für derartige Konzepte optimiert hat.
Das würde auch mit Multisockel gehen, da man ja von zweiten Sockel auch einen Link frei hat, den man an den Chipsatz führen könnte. Wird ja bei den nächsten Intels wohl auch so gemacht.
Multi-CPU-Intel-Chipsätze nutzen seit dessen Einführung zwei QPIs, so dass sie bei zwei CPUs mit jedem direkt kommunizieren. Das wird aber nicht genutzt, um zusätzliche Funktionen anzubinden. Vom zusätzlichen QPI abgesehen unterscheiden sich X58 und 5520 nicht. Ggf. wäre es möglich, zwei X58 an einen Xeon 5500 zu hängen oder einen 5520 mit einer Single-QPI-CPU und einem X58 zu koppen - aber es macht niemand.
Das könnte wirklich so kommen. Eventuell ist der eingezeichnete PCI-E Controller aber bereits 3.0, eher sogar ziemlich wahrscheinlich.
Es ist mit ziemlicher Wahrscheinlichkeit gar kein PCIe-Controller, weil auf absehbare Zeit alle Bulldozer für Sockel erscheinen, in denen nachweislich keine Pins für ein PCIe Interface sind, während alle bekannten Chipsätze für diese CPUs ihrerseits ein reichhaltiges Angebot an Lanes bieten und via HT angebunden werden.
Nur eben genau die Frage mit der DIE-Fläche ist mir eben auch nicht bekannt und wäre eigentlich ziemlich interessant.
? Also sollte AMD schon auf dem Teppich bleiben.
