AMD Ryzen: Cezanne mit Zen 3 und 8 Kernen pro CCX

[PCGH-Redaktion]

Jetzt ist Ihre Meinung gefragt zu AMD Ryzen: Cezanne mit Zen 3 und 8 Kernen pro CCX

Für Zen 3 werden Änderungen an der Architektur erwartet, unter anderem hin zu 8 Kernen pro CCX. Das scheint nun zumindest für Cezanne bestätigt zu sein. Für Vermeer wird die Änderung aber auch erwartet. Zusammen mit dem globalen L3-Cache.

Bitte beachten Sie: Der Kommentarbereich wird gemäß der Forenregeln moderiert. Allgemeine Fragen und Kritik zu Online-Artikeln von PC Games Hardware sind im Feedback-Unterforum zu veröffentlichen und nicht im Kommentarthread zu einer News. Dort werden sie ohne Nachfragen entfernt.

Zurück zum Artikel: AMD Ryzen: Cezanne mit Zen 3 und 8 Kernen pro CCX

 

[gerX7a]

Warum wird über die Änderung 1 CCX = nun 8 Cores mit shared L3 seit längerem spekuliert?
Dieser Zen3-Aufbau ist doch schon lange in Verbindung mit Milan von AMD selbst bestätigt worden und dass Consumer-Zen3 keinen grundlegend neuen Aufbau erhalten wird, ist ebenso klar, d. h. hier wird erneut nur ein 7nm-Chiplet mit den Rechenkernen entwickelt, dass dann breitflächig in der Produktpalette genutzt wird. Und ebenso naheliegend ist dann, dass dieses neu designte CCX natürlich auch in Cezanne verwendet wird und nicht etwa irgend ein Zen2/Zen3-Hybrid, hier jedoch voraussichtlich wieder mit reduzierter L3-Größe.
Das einzige, was AMD damals auf der Slide offengelassen hat, ist, ob der L3 ggf. vergrößert wird oder ob es bei 32 MiB bleibt.

 

[4thVariety]

der 3800X hat 4MB Cache pro Kern (2MB pro Thread)
der 3900X hat 5,3MB pro Kern (2.6 pro Thread)

das hat nicht zu einem Schub bei der Leistung geführt, daher könnte dieses Schema beibehalten werden.

Intel verbaut 2MB Cache pro Kern (1MB pro Thread)

damit ergibt sich das Bild, dass wenn die Leistung einer Software einbricht, weil der Cache überläuft und die CPU daher auf langsameren Speicher warten muss bis sie weiterrechnet, dann passiert das zuerst auf Intel. Das ist der zweite Punkt, warum AMD nichts ändern muss.

AMD Bulldozer hatte auch nicht weniger L3 Cache als die i-Serie, geholfen hat es nichts. Daher muss AMD hier einfach nur keine Lücke entstehen lassen, aber die Leistung woanders suchen.

Wenn die Ausbeute aber wirklich besser wird, kann AMD mit 8/16 Single CCX und billigeren 12/24 2xCCX Chips entweder im Preis angreifen, oder entsprechend die Kassen klingeln lassen.

 

[JanJake]

Wieso eine News zu etwas, was seit MONATEN! bekannt und bestätigt ist?

Nichts neues also.

 

[Rollo3647]

der 3800X hat 4MB Cache pro Kern (2MB pro Thread)
der 3900X hat 5,3MB pro Kern (2.6 pro Thread)
das hat nicht zu einem Schub bei der Leistung geführt, daher könnte dieses Schema beibehalten werden.
Intel verbaut 2MB Cache pro Kern (1MB pro Thread)

MB pro Thread stimmt ja nicht. schaltet man das Hyperthreading ab hat der Kern alles, bei Intel ist das ja SMART-Cache den sich alle Kerne teilen.

 

[Zero-11]

am 07. Oktober sind es dann 15. Monate seit Zen-2

 

[qiller]

Für Zen 4 hatte AMD bereits größere Änderungen angekündigt, die auch etwas mehr Zeit beanspruchen. Ryzen 5000 soll dann angeblich neben einem neuen Sockel auch 1 MiB L2-Cache pro Kern bekommen und AVX-512 unterstützen.

Zen4 wird nach der neuen Namensgebung wohl Ryzen 6000 oder 7000 werden. Ryzen 5000 ist ja schon Zen3 vorbehalten. Je nachdem, wie die APUs benannt werden, könnte Ryzen 6000 auch die Zen3-APUs werden.

 

[WoFNuLL]

Die Frage die bei den Zen 3 bisher offen blieb ist eigendlich nicht ob es 8 kerne je CCX werden, sondern ob im Chiplet (CCD) weiterhin 2 CCX verbaut sein werden und dementsprechend bei gleichbleibender CCX / CCD Anzahl auf dem CPU eine verdopplung der Kerne geben wird. Auch in welcher form der IO Chip weiter produziert wird ( weiterhin 14nm oder kleiner in 10nm / 7nm? ) um platz zu sparen und eventuell noch einen CCD verbauen zu können ist hier ebenfalls ne Relevante frage.

Zum Thema unserer CPU Spezialisten hier ... hört auf verschiedene Architekturen oder gar Hersteller zu vergleichen ... Das die Bulldozer Architktur Grundlegend anders als die von ZEN - ZEN3 ist, sollte jedem inzwischen genauso bewusst sein wie das die Architektur von Intel Core ebenfalls eine ganz andere Baustelle ist als ZEN ... Jede Architektur geht anders mit dem Cache um ... einige profitieren von mehr, bei anderen merkt man es weniger. Es ist genauso wie mit dem RAM Speed, manche CPUs profitieren leicht davon ( Intel ) bei anderen kommen da gut Messbare Ergebnisse raus wenn man den RAM Takt auch nur leicht anzieht.

Schon beim verhalten auf RAM Speeds, merkt man das AMD vor allem durch das ZEN Design sehr stark von schnellem Speicher und dementsprechend auch den Caches profitiert, umso größer und umso mehr, umso besser.

Intel wiederrum hat ihr Core Design, wie damals auch bei Netburst mit dem Gedanken gebaut den Architektur Vorteil durch die Taktung und zusätzliche Instruktionen ( siehe die ganzen AVX Ableger ) zu bekommen,das geht auch ne weile gut, nur der Pfad ist inzwischen ausgelutscht, und höhere Taktraten vertragen sich auch nicht mit noch kleineren Strukturen ... Intel ist also was ihren Bisherigen Entwicklungsweg angeht, in einer Sackgasse und muss sich neu aufstellen.

 

[gerX7a]

"CPU Complex or Core Complex (CCX) is a term used by AMD to describe a cluster of physical cores along with the shared level 3 cache and the crossbar that interlinks them. AMD has used the term for their Zen,Zen+ and Zen2 microarchitectures."

Der CCX wird damit auf das gesamte CCD erweitert, also 1 CCX pro CCD. Schlussendlich aber auch irrelevant, weil am Ende nur eine Name. Wichtig ist hier, dass der L3 nun shared über alle 8 Kerne ist, d. h. es gibt keinen Grund mehr die geteilte 16+16 MiB-Struktur zu berücksichtigen und damit entfällt auch das doppelte Vorhalten einiger Daten und im Best Case wird die Latenz im Mittel gar leicht sinken, je nachdem, wie wichtig für den konkreten Workload die Inter-Core-Latenzen sind, denn hier dürften nun alle 8 Kerne direkt miteinander kommunizieren können und müssen (zumindest z. T.) nicht mehr den Umweg über den IF und IOD gehen.

 

[latiose88]

Das heißt das manche info nur gerüchte waren die am ende sich nicht bewarheiten werden oder vielleicht doch wahr werden und manche Infos nur als Vermtung bei Gerüchten herum kamen,verstehe.Bin gespannt was nur ne Vermutung ist und was nicht.

 

[gruffi]

AMD hatte für diese Änderungen letztes Jahr 17 Prozent IPC-Zuwachs in Aussicht gestellt

So entstehen alternative Fakten. Und AMD werden dann wieder unberechtigte Vorwürfe gemacht, wenn's anders kommt. Wie schon so oft in der Vergangenheit. Wieso kann man denn nicht mal ein bisschen gründlicher recherchieren? AMD hat gar nichts in Aussicht gestellt. Sie haben nie eine konkrete Zahl für den IPC Zuwachs von Zen 3 genannt. Das waren alles nur wilde Gerüchte irgendwelcher Möchtegern-Tech-Youtuber. Alles was AMD in Aussicht gestellt hat, schon vor langer Zeit anhand von Roadmaps, dass die IPC weiter steigen wird. Mehr aber auch nicht.

 

[Technologie_Texter]

Bei Zen 3 mit dem gemeinsamen bzw. globalem L3-Cache (unified) muss nicht mehr die Cache-Kohärenz für die CCX hergestellt werden (was den effektiv nutzbaren Speicher reduziert).

Das ist einfach nur falsch...

den damit wäre AMD wieder bei dem zurück wo sie gesagt haben es sei doch ach so ineffizient so viele Kerne direkt miteinander zu verbinden

Wo soll AMD das gesagt haben?

 

[Kondar]

Verbesserter 7 nm

Wo steht man da nun?
Intel war bei 14nm ++++ und TSMC ist bei 7nm + oder ++ ?
Aber eher wichtig : gibt es eine Auflistung was das eigendlich genau(er) bedeutet?
Also von 14nm zu 14nm + dann zu ++ usw.

 

[Khabarak]

Warum wird über die Änderung 1 CCX = nun 8 Cores mit shared L3 seit längerem spekuliert?
Dieser Zen3-Aufbau ist doch schon lange in Verbindung mit Milan von AMD selbst bestätigt worden und dass Consumer-Zen3 keinen grundlegend neuen Aufbau erhalten wird, ist ebenso klar, d. h. hier wird erneut nur ein 7nm-Chiplet mit den Rechenkernen entwickelt, dass dann breitflächig in der Produktpalette genutzt wird. Und ebenso naheliegend ist dann, dass dieses neu designte CCX natürlich auch in Cezanne verwendet wird und nicht etwa irgend ein Zen2/Zen3-Hybrid, hier jedoch voraussichtlich wieder mit reduzierter L3-Größe.
Das einzige, was AMD damals auf der Slide offengelassen hat, ist, ob der L3 ggf. vergrößert wird oder ob es bei 32 MiB bleibt.

Es ist ein Andreas Link Artikel...
'nuff said

Edit:

So entstehen alternative Fakten. Und AMD werden dann wieder unberechtigte Vorwürfe gemacht, wenn's anders kommt. Wie schon so oft in der Vergangenheit. Wieso kann man denn nicht mal ein bisschen gründlicher recherchieren? AMD hat gar nichts in Aussicht gestellt. Sie haben nie eine konkrete Zahl für den IPC Zuwachs von Zen 3 genannt. Das waren alles nur wilde Gerüchte irgendwelcher Möchtegern-Tech-Youtuber. Alles was AMD in Aussicht gestellt hat, schon vor langer Zeit anhand von Roadmaps, dass die IPC weiter steigen wird. Mehr aber auch nicht.

Bei einem Andreas Link Artikel darfst du nicht auf Fakten hoffen... zumindest nicht auf zutreffende.
Kannst gern mal seine Artikelhistorie durchgehen... kein einziger davon ist frei von Falschbehauptungen.

Edit2:
Und kein einziger davon bekam ein Update mit wirklichen Korrekturen.

 

[gerX7a]

Wo steht man da nun?
Intel war bei 14nm ++++ und TSMC ist bei 7nm + oder ++ ?
Aber eher wichtig : gibt es eine Auflistung was das eigendlich genau(er) bedeutet?
Also von 14nm zu 14nm + dann zu ++ usw.

Wenn du schon in diesem Kontext vergleichen willst, dann stehen hier Intel's 10nm TSMCs 7nm gegenüber, also in etwa grob vergleichbare Prozesse. Bei Intel sind es konkret 10nm++, die sie jetzt als 10nm SuperFin bezeichnen und die ggü. den noch bei Ice Lake verwendeten 10nm+ (2019) einen deutlichen Sprung gemacht haben sollen. Bei AMD ist derzeit unklar was verwendet werden wird. Infrage kommen der N7P (den sie schon für Navi 10 verwenden), u. U. aber auch möglicherweise der N6, da entsprechende Produkte wohl erst ab 2Q21 zu erwarten sind, d. h. effektiv gibt es diesbezüglich vorerst eh keinen deratigen Vergleich, denn Tiger Lake steht hier schlussendlich Renoir mit der modifizierte Vega im N7 gegenüber.

Auf dem Desktop dagegen dürfte sich nichts geändert haben auf der Intel-Roadmap. Der nächste Schritt sollte weiterhin Rocket Lake in 14nm+++ darstellen, der jedoch zumindest auf die neueste Mikroarchitektur zurückgreifen wird, d. h. hier wird es (vermutlich) relativ unspektakulär bleiben und es geht lediglich für sie um ein "irgendwie am Ball bleiben", bis man Ende 2021 mit etwas deutlich Neuerem aufwarten können wird.

 

[RyzA]

"CPU Complex or Core Complex (CCX) is a term used by AMD to describe a cluster of physical cores along with the shared level 3 cache and the crossbar that interlinks them. AMD has used the term for their Zen,Zen+ and Zen2 microarchitectures."

Der CCX wird damit auf das gesamte CCD erweitert, also 1 CCX pro CCD. Schlussendlich aber auch irrelevant, weil am Ende nur eine Name. Wichtig ist hier, dass der L3 nun shared über alle 8 Kerne ist, d. h. es gibt keinen Grund mehr die geteilte 16+16 MiB-Struktur zu berücksichtigen und damit entfällt auch das doppelte Vorhalten einiger Daten und im Best Case wird die Latenz im Mittel gar leicht sinken, je nachdem, wie wichtig für den konkreten Workload die Inter-Core-Latenzen sind, denn hier dürften nun alle 8 Kerne direkt miteinander kommunizieren können und müssen (zumindest z. T.) nicht mehr den Umweg über den IF und IOD gehen.

Ich hoffe nicht nur das die Latenzen leicht sondern deutlich sinken.

 

[gerX7a]

Ich hoffe nicht nur das die Latenzen leicht sondern deutlich sinken.

"leicht" ist wahrscheinlicher, denn der L3 dürfte dem entgegenarbeiten. Bereits bei Zen2 sind die Latenzen durch den i. V. z. Zen+ doppelt so groß ausgelegten L3 leicht gestiegen. Und zudem wird es auch Workloads geben, bei denen die Interprozesskommunikaiton nur eine untergeordnete Rolle spielt, d. h. hier würden derartige Optimierungen kaum zu Buche schlagen. Und unterm Strich sind die Latenzen möglicherweise auch nur ein völlig untergeordnetes Detail, denn die bis zu 20 % IPC-Zugewinn dürften hier weit schwerer wiegen.

 

[RyzA]

"leicht" ist wahrscheinlicher, denn der L3 dürfte dem entgegenarbeiten. Bereits bei Zen2 sind die Latenzen durch den i. V. z. Zen+ doppelt so groß ausgelegten L3 leicht gestiegen. Und zudem wird es auch Workloads geben, bei denen die Interprozesskommunikaiton nur eine untergeordnete Rolle spielt, d. h. hier würden derartige Optimierungen kaum zu Buche schlagen. Und unterm Strich sind die Latenzen möglicherweise auch nur ein völlig untergeordnetes Detail, denn die bis zu 20 % IPC-Zugewinn dürften hier weit schwerer wiegen.

Ja ok. 20% IPC Gewinn hören sich sehr gut an. Ist nur die Frage wieviel davon in Spielen? Und meines Wissens hat Intel den Vorteil dadurch, in diesem Bereich, weil sie eben bessere Latenzen haben.
In Anwendungen ist AMD schon lange sehr gut dabei. Wichtig ist doch wie sie die Spieleleistung merklich verbessern.

 

[Gerry1984]

[...]Im Vergleich dazu hat Matisse mit 4 CPUs pro CCX organisiert, von denen zwei einen CCD Bilden. Denn CCX sind 8 MiB L3-Cache zugeteilt.[...]

Sollte nicht bei einem schnellen Korrekturlesen auffallen was für ein Kauderwelsch da geschrieben steht?

Auf was für ein inhaltlich dünnes Eis sich der Autor begibt will ich jetzt gar nicht eingehen, da gibts Leute hier die das besser können und teilweise schon getan haben