"Passend zu Zen 4 soll auch die neue AM5-Plattform an den Start gehen, die mit Unterstützung für DDR5-RAM und USB 4.0 aufwarten wird."
Und was kriegen wir dann 2021 mit Warhol? Nach bisherigem Informationsstand jedenfalls auch keine Neuerungen in den CPU-Kernen.
"Zen 4-CPUs sollen auch über deutlich mehr Kerne verfügen als aktuelle Prozessoren"
Oha... wenn das auch im Desktopbereich Fuß fassen soll bin ich so langsam wirklich gespannt wer das noch vernünftig auslasten will. Spiele können das auch mittelfristig sowieso nicht und selbst als Prosumer mit Videobearbeitung usw. bin ich mit 16C/32T jetzt wirklich gut bedient. Ich muss selbst jetzt schon öfter zwei Programminstanzen des Encoders laufen lassen um 32 Threads vernünftig auszulasten und selbst bei sehr günstigem Workload können übliche Endkundenencoder nur maximal 32Threads pro Instanz. Das ändert sich zwar vielleicht irgendwann bei AV1 aber das ist noch ne ganze Weile hin.
Meine Vermutung ist ne andere: Wenn man auf 5nm und darunter wechselt und ein Chipletdesign hat das intern quasi nur Kerne und Cache enthält bekommt man bei "nur" 8 Kernen pro CCD ein Größenproblem - nach unten. Denn in 5nm werden die Chiplets dann so klein, dass die leistungsdichte in den nicht mehr vernünftig kühlbaren Bereich kommt und man auch andere Probleme beim Packaging bekommt.
Und den CCD wieder auf die gleiche Größe zu bringen ginge nur mit riesigen Cachemengen (was andere probleme mit sich bringt und ab nem Punkt auch schlecht skaliert) oder eben mit mehr Kernen (da die Kerne selbst kaum größer werden). Wenn man dagegen 12-16 Kerne in ein Chiplet packt könnte man quasi den gesamten Markt mit einer Single-Chiplet-CPU abdecken. Und eben Threadripper-like Corecounts mit zwei Chiplet-CPUs anbieten aus Prestigegründen.
Zusätzliche aktive Kerne verbessern die Kühlbarkeit nicht, wenn nicht im Gegenzug der Takt gesenkt wird verschlechtert sie sich sogar. Auch sind Chips in halber Größe durchaus noch handelbar, siehe HBM und vor allem das gescheiterte, zeitweilig aber ohne SI-Interposter eingesetzte Gegenstück HMC. AMD würde bei einer simplen Schrumpfung zwar die Flächeneffizienz reduzieren, da der IF-Link und der Verschnitt an den Rändern vermutlich ähnlich groß blieben, aber noch ist deren Anteil an der Gesamtfläche nicht so groß, dass dies kleinere Chips unwirtschaftlich machen würde. Allerdings war AMDs MCM-Strategie immer vom vom Servermarkt getrieben und hier reitet man ganz vorne auf der "immer mehr Kerne pro Sockel"-Welle mit. Das weiter zu treiben ohne die Packages noch komplexer zu machen beziehungsweise selbige für CPUs bestehender Leistung zu vereinfachen, erfordert CCDs mit mehr Kernen. Und solange man keine getrennten Fertigungslinien für den Desktopbereich auflegt, bekommt dieser dann eben das gleiche Upgrade – auch wenn die meisten Endanwender gar keinen Nutzen davon haben.
Hoffen wir mal, dass mutmaßlich monolithische APUs für AM5 wieder regulär verkauft werden und nicht erst mit dem üblichen Jahr Verspätung erscheinen. Sonst könnte es im für Gamer attraktiven 8-bis-12-Kern-Segment einen Mangel günstiger Angebote geben, wenn die MCMs auf teure 16er CCDs aufbauen müssen.
Hmm, wirklich? Ich dachte das wäre nochmal was anderes und hätte auch eine andere Funktion.
Der L3 Cache ist ja immer relativ groß. Nur der L2 Cache nicht.
Der L4 von IrisPro war deutlich anders eingebunden (schon allein weil er auf einem eigenen Chip lag), extrem groß (selbst aus heutiger Sicht noch) und diente nicht nur den CPU-Kernen sondern auch und vor allem der IGP als LLC. Aber logisch war es nichts weiter als eine zusätzliche Zwischenspeicherstufe zwischen Registern und RAM, genauso wie die Einführung von L3 seinerzeit L2 ergänzte.
