News TSMC ab 2020 mit 5-nm-Fertigung

PCGH-Redaktion · 20. Januar 2016

Jetzt ist Ihre Meinung gefragt zu TSMC ab 2020 mit 5-nm-Fertigung

TSMC hat seine Zahlen vorgestellt und dabei einen Blick in die Zukunft gewagt. Ab 2018 soll in 7 nm Finfet, ab 2020 in 5 nm Finfet produziert werden. Die Taiwaner haben eigenen Angaben nach gute Erfolge mit EUV-Lithographie gehabt. Mitbewerber zeigen, dass die Ziele sportlich sind.

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hanfi104 · 20. Januar 2016

"Das hat für den Endkunden vor allem den Vorteil, dass die Fertigung nicht kostengünstiger bleibt."
Ist es jetzt ein Nachteil, oder wird es billiger?

bootzeit · 20. Januar 2016

Sehr ambitioniert würde ich sagen

.

RawMangoJuli · 20. Januar 2016

wird doch eh wieder nix

Cett · 20. Januar 2016

Wenn wir die 16 nm Technik dann 5 nm nennen, dann kann das was werden und real sind es dann 20 nm xD.

Eulenspiegel · 20. Januar 2016

Interessant auf jeden Fall, ich denke aber mal das sich das auf Prototypen und keineswegs auf fertige CPUs bezieht.
Meines Wissens nach soll wohl bei 5 nm auch Schluss sein wegen irgendwelchem Quantenkram.

cPT_cAPSLOCK · 20. Januar 2016

Cett schrieb:
Wenn wir die 16 nm Technik dann 5 nm nennen, dann kann das was werden und real sind es dann 20 nm xD.

Ist doch egal, solange die Transistoren besser schalten.
Irgendwann muss mal Schluss sein, eine Transistorfinne besteht aktuell am oberen Ende aus ca. 20 Si-Atomen. Arg viel kleiner geht es halt nicht mehr, daher sollten wir uns über jede Verbesserung freuen - denn ein Nachfolger des MOSFET ist aktuell noch nicht wirklich in Sicht.

Eulenspiegel schrieb:
Interessant auf jeden Fall, ich denke aber mal das sich das auf Prototypen und keineswegs auf fertige CPUs bezieht.
Meines Wissens nach soll wohl bei 5 nm auch Schluss sein wegen irgendwelchem Quantenkram.

Jein. 5 nm entspricht zwar auch circa der Länge, bei der man ein Tunneln durch die Barriere nicht mehr wirklich unterdrücken kann (und Transistoren daher nicht mehr sperren könnten), v.A. kommt man dann aber an ziemlich fundamentale Grenzen hinsichtlich der Skalierung - aus einem Si-Atom kann man halt keinen Transistor mehr bauen. Bei den aktuellen 14 nm sind wir wie gesagt an der Spitze der Finne bei ca. 20 Atomlagen angekommen. Arg viel Platz nach unten ist da einfach nicht mehr.

gRU?; cAPS

Oberst Klink · 20. Januar 2016

Wenn ASML bald neue EUV-Anlagen liefern und die Produktion auf 1500 Wafer innerhalb von 24 Stunden steigert, könnte das Ziel schon zu erreichen sein. Entscheidend ist eben auch die Wirtschaftlichkeit der EUV-Prouesse. Die Anlagen verbrauchen jeweils schon alleine Strom im zweistelligen Kilowatt Bereich, nur für die Strahl Quelle. Das sind CO2-Laser mit bis zu 16, 20 KW Laserleistung. Und selbst sind die Anlagen natürlich auch schweineteuer. Der Prozess muss ja komplett im Vakuum statt finden, da selbst Reinluft das EUV-Licht dämpfen und streuen würde.

Bunny_Joe · 20. Januar 2016

7nm könnten die vielleicht noch mit dem ollen FinFET Verfahren hinkriegen.

An den 5nm Prozess im FinFET Design glaube ich nicht. Das wird wohl so ähnlich ablaufen, als man versucht hat 20nm planar zu bauen. Ging einfach nicht und die Folge war, dass wir die 20nm komplett ausgelassen haben.(außer Intel mit ihrer FinFET Version (Tri-Gate;22nm), die wussten, dass da FinFET nötig war)

Die 5nm und 3nm Prozesse werden wohl auf GAA-FET setzen. Es ist eigentlich das angestrebte Transistordesign für 3D-Transistoren, da der channel dabei komplett vom gate ummantelt wird und so die leckströme extrem reduziert werden.

Und wie immer, der Prozessname hat ca. seit dem 65nm Prozess nichts mehr mit der tatsächlichen Strukturgröße zu tun. Also nicht wundern wegen 5nm, 3nm etc.^^

Laggy.NET · 20. Januar 2016

Bunny_Joe schrieb:
Und wie immer, der Prozessname hat ca. seit dem 65nm Prozess nichts mehr mit der tatsächlichen Strukturgröße zu tun. Also nicht wundern wegen 5nm, 3nm etc.^^

Musste ich jetzt auch schon öfter hören, da irgendwie ein anderer Abstand als zuvor gemessen wird.

Bei welcher "realen" Strukturgröße wären wir dann aktuell? Mal angenommen man nimmt die "14 nm" von Skylake. oder ist das nicht so einfach zu sagen? Oder gibts vielleicht visualisierungen davon, damit man sich das Verhältnis ansehen kann?

cPT_cAPSLOCK · 20. Januar 2016

Laggy.NET schrieb:
Musste ich jetzt auch schon öfter hören, da irgendwie ein anderer Abstand als zuvor gemessen wird.

Bei welcher "realen" Strukturgröße wären wir dann aktuell? Mal angenommen man nimmt die "14 nm" von Skylake. oder ist das nicht so einfach zu sagen? Oder gibts vielleicht visualisierungen davon, damit man sich das Verhältnis ansehen kann?

Also der "Fin Pitch" (Abstand zwischen der Mittelpunkte zweier Finnen) liegt gerade bei ca. 42 nm, die "Fin Width" (Breite der Finne) bei ca. 8 nm. Letzteres geht aber nur, weil sich die Finne nach oben hin prozessabhängig verjüngt, das ist nicht direkt so gewollt.
Quelle:
http://www.intel.com/content/dam/ww...f/foundry/mark-bohr-2014-idf-presentation.pdf
Interessanterweise sagen nach wie vor alle Leute aus Industrie und Forschung, mit denen ich über das Thema geredet habe, dass mit dem Namen des Prozesses nach wie vor die effektive Kanalweite gemeint ist - wobei die FinFETs meines Wissens nach gar keine Kanaldotierung mehr besitzen... ach, das ist schon komisch.
gRU?; cAPS

hanfi104 · 20. Januar 2016

Intel?s 14nm Technology in Detail*** Broadwell processor revealed - The Tech Report - Page 1[/url]
Hier steht ein bisschen was zu den echten Größen

Pu244 · 20. Januar 2016

Laggy.NET schrieb:
Musste ich jetzt auch schon öfter hören, da irgendwie ein anderer Abstand als zuvor gemessen wird.

Bei welcher "realen" Strukturgröße wären wir dann aktuell? Mal angenommen man nimmt die "14 nm" von Skylake. oder ist das nicht so einfach zu sagen? Oder gibts vielleicht visualisierungen davon, damit man sich das Verhältnis ansehen kann?

Stark vereinfacht nimmt man immer den Abstand zwischen Source und Drain als Maßstab, real braucht man noch etwas noch ein bischen für die Anschlüße usw.. Das Problem ist dasin letzter Zeit das bisschen zum Großteil wurde und ein 14nm Transistor heute real, mit allem drum und dran, über 40nm groß ist. Da ist dann noch einiges an Luft drin, auch wenn man nominell die 5nm Grenze erreicht hat.

Bunny_Joe · 20. Januar 2016

Laggy.NET schrieb:
Musste ich jetzt auch schon öfter hören, da irgendwie ein anderer Abstand als zuvor gemessen wird.

Bei welcher "realen" Strukturgröße wären wir dann aktuell? Mal angenommen man nimmt die "14 nm" von Skylake. oder ist das nicht so einfach zu sagen? Oder gibts vielleicht visualisierungen davon, damit man sich das Verhältnis ansehen kann?

Vieles wurde schon von anderen gepostet.

Aber hier nochmal

Die Strukturgrößen der verschiedenen Fertigungsprozesse.

Das würde bei Intels Tri-Gate so aussehen:

Nun, das ist aber nur ein Teil eines Transistors.
Der ganze Transistor ist größer:

Das einzige, das die angegebene Strukturbreite wirklich erreichen könnte, wäre die Breite eines Fins, ~~wobei ich da eher 20nm+ vermute.~~
Oh, es scheinen wohl doch beeindruckende 8nm zu sein. :daumen:

Bei manchen posts glaubt man ja schon fast, dass die Leute denken, ein ganzer Transistor wäre 14nmx14nm groß :ugly:

Laggy.NET · 20. Januar 2016

Danke euch. Sehr informativ :daumen:

Na ja, man sieht ja schon dass es so oder so bei jedem Sprung deutliche Verbesserungen gibt, und man mehr Transistoren auf der selben Fläche unterbringt.
Wie und was man in welchem Maße verkleinern konnte ist ja einfach gesagt erstmal egal. Mal wird eben dieser Abstand kleiner, und mal jener Abstand.
Deswegen wahrscheinlich auch diese ich sag mal, vereinfachte Benennung des Fertigungsprozesses in Form einer einzigen Zahl. Die Logik dahinter ergibt für mich durchaus Sinn.

Noxxphox · 20. Januar 2016

na obsde sich da mal nicht übernommen haben^^
ich hab nix dagegen wennses schaffen, aber nuja... wir haben 2016 und die haben laaange mit 14nm gehadert.... denken die dasses mit 7 und 5nm echt einfacher wird?

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