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TSMC will mit 3 nm 2022 in die Volumenfertigung

PCGH-Redaktion

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TSMC will mit 3 nm 2022 in die Volumenfertigung und schon 2021 die Risikoproduktion starten. Außerdem wurde der Fahrplan für die Prozesse zwischen 7 nm und 3 nm auf den aktuellen Stand gebracht. So können Kunden unter anderem kostengünstig auf N6 und N4 wechseln.

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PCGH_Torsten

Redaktion
Teammitglied
26 Prozent Verkleinerung? Das wäre gerade mal ein Half Node, nachdem schon 5 nm gegenüber 7 nm nur 45 statt 50 Prozent brachte und TSMCs 7 nm bekanntermaßen seinerseits sehr optimistisch benannt war. Wenn ich dieses ständige Schönrunden zusammenrechne, würden Schaltungen im 3-nm-Prozess 12 Prozent des Flächenbedarfs aus dem 16-nm-Node belegen, welcher als letzter herstellerübergreifend halbwegs vergleichbar war. Eigentlich dürften es dem Namen nach aber nur 4 Prozent ((3/16)^2) sein und selbst im Rahmen der klassische Bezeichnung wäre man bei 6 Prozent Restgröße für "4 nm" gelandert. Über vier als Full-Nodes verkaufte Prozessschritte hinweg hat TSMC also soviel schöngerechnet, das man nur die Fortschritte von dreien bekommen hat. Hat man das als Marktführer wirklich nötig?
#3istdasneue6
 

Xzellenz

Software-Overclocker(in)
Sehr interessant und Wahnsinn wie schnell die Technologie voranschreitet. Wird witzig mit der Next Next Gen, wenn Sony und MS eventuell beide verschiedene Technologien in den Konsolen verbauen. Am Ende wird sich sowieso wieder die kostengünstigere aber dafür minderwertigere Qualität durchsetzen. Das war bisher immer so. Vorausgesetzt es wird einen Standard geben, aber davon kann man ausgehen.
 

Bevier

Volt-Modder(in)
26 Prozent Verkleinerung? Das wäre gerade mal ein Half Node, nachdem schon 5 nm gegenüber 7 nm nur 45 statt 50 Prozent brachte und TSMCs 7 nm bekanntermaßen seinerseits sehr optimistisch benannt war. Wenn ich dieses ständige Schönrunden zusammenrechne, würden Schaltungen im 3-nm-Prozess 12 Prozent des Flächenbedarfs aus dem 16-nm-Node belegen, welcher als letzter herstellerübergreifend halbwegs vergleichbar war. Eigentlich dürften es dem Namen nach aber nur 4 Prozent ((3/16)^2) sein und selbst im Rahmen der klassische Bezeichnung wäre man bei 6 Prozent Restgröße für "4 nm" gelandert. Über vier als Full-Nodes verkaufte Prozessschritte hinweg hat TSMC also soviel schöngerechnet, das man nur die Fortschritte von dreien bekommen hat. Hat man das als Marktführer wirklich nötig?
#3istdasneue6

Das ist halt das Problem mit Namen, man kann alles so benennen, wie man will, die Nanometer-Angabe stimmt schon seit gut 15 Jahren nicht mehr, zuletzt mit den 90nm, schon die nachfolgenden 65 waren schöngerechnet, die uns über etliche Jahre erhalten gebiebenen 28nm waren realistisch über 50nm, die 14nm lagen bei Intel bei runden 36, TSMCs 16nm bei 37+, GloFos 14nm bei 38...
Und die aktuellen "7nm" sind auch nur knapp 3-4nm geschrumpft, selbst wenn der Name eine Halbierung vorspielen würde. Wir liegen also immer noch bei über 30nm und uns werden eher die Namen, als die Diefläche ausgehen oder weiß irgendwer, was nach 3nm, 2nm und 1nm kommen soll? An ein 0.5 glaub ich nicht und -1 wohl noch weniger... ^^
Realistisch funktioniren Strukturen bis in den 5nm-Bereich, davon sind wir beim aktuellen Tempo noch immer 20 Jahre weit weg, bevor wir etwas anderes als Silizium suchen müssten...
 

ZeXes

Software-Overclocker(in)
Viel geht nun nicht mehr. Natürlich sind diese "3nm" nicht "echt", trotz allem wird es auch preislich ziemlich interessant werden. Ab einem bestimmten Punkt lässt es sich nicht mehr kostendeckend produzieren oder man müsste die Preise von GPUs und CPUs in wirklich abnormale Höhen treiben.
 

PCGH_Torsten

Redaktion
Teammitglied
Das ist halt das Problem mit Namen, man kann alles so benennen, wie man will, die Nanometer-Angabe stimmt schon seit gut 15 Jahren nicht mehr, zuletzt mit den 90nm, schon die nachfolgenden 65 waren schöngerechnet, die uns über etliche Jahre erhalten gebiebenen 28nm waren realistisch über 50nm, die 14nm lagen bei Intel bei runden 36, TSMCs 16nm bei 37+, GloFos 14nm bei 38...
Und die aktuellen "7nm" sind auch nur knapp 3-4nm geschrumpft, selbst wenn der Name eine Halbierung vorspielen würde. Wir liegen also immer noch bei über 30nm und uns werden eher die Namen, als die Diefläche ausgehen oder weiß irgendwer, was nach 3nm, 2nm und 1nm kommen soll? An ein 0.5 glaub ich nicht und -1 wohl noch weniger... ^^
Realistisch funktioniren Strukturen bis in den 5nm-Bereich, davon sind wir beim aktuellen Tempo noch immer 20 Jahre weit weg, bevor wir etwas anderes als Silizium suchen müssten...

Woran sich die Bezeichnung orientiert, wurde mehrfach geändert und oft genug wurden die Werte auch komplett willkürlich festgelegt. (Intel z.B. bennent seit einiger Zeit offiziell nach der "feinsten fertigbaren Struktur", was wohl TEM-Aufnahmen zu Folge die Finnenbreite sein dürfte.) Aber bis in die 1xer Prozesse hinein wurde die angestrebte Flächenhalbierung mit jedem Node einigermaßen eingehalten, auch wenn der Weg dahin schon lange nichts mehr mit der zu µm-Zeiten angegebenen Gate-Länge zu tun hat. Natürlich hat jeder, der es nicht ganz geschafft hat, mal in die eine oder andere Richtung gerundet und wir hatten oft genug Nodes, bei denen ein Hersteller offen 1-2 nm mehr oder weniger draufgeschrieben hat (z.B. TSMC 16 nm vs. Intel 14 nm. Da steht die Transistordichte tatsächlich im Verhältnis 14,00²:15,92²). Aber erst seit dem 10 nm übersprungen (oder ausgesetzt^^) wurde haben wir diese kompletten Mondangaben, bei denen man an der Zahl nicht einmal abschätzen kann, ob noch von der gleichen Generation die Rede ist. Beim aktuellen Trend wäre Intels 5 nm (die klammern sich bislang an min. Faktor 2) feiner als TSCM 1 nm. Umgekehrt würde ich so eine Schönfärberei ja noch verstehen – aber hat TSMC es wirklich nötig, einem 2021er Prozess, der die Qualitäten von 2023er Konkurrenten hat, den Namen von 2026er Konkurrenten zu geben? Man nimmt doch auch keinen Chiron, malt ihn Ferrari-Rot an und montiert einen (nicht einfahrbaren) Biertresen, damit er schneller aussieht.
 
Zuletzt bearbeitet:

AyC

PC-Selbstbauer(in)
Am Ende zählt doch sowieso das fertige Produkt und das wird getestet und verglichen. Die Größe ist dabei völlig egal! Ich finde die Schritte aber recht schnell und wenn in 1-2 Jahren schon wieder 25% an z.B. Energie gespart werden kann, dann ist das positiv. Früher waren die Schritte vielleicht größer, dafür aber auch nicht in solch zeitlich kleinen Abständen. Man nehme nur Intel und seine Prozessoren. Da ist Jahrelang nichts passiert.
 

Rollora

Kokü-Junkie (m/w)
Am Ende zählt doch sowieso das fertige Produkt und das wird getestet und verglichen. Die Größe ist dabei völlig egal! Ich finde die Schritte aber recht schnell und wenn in 1-2 Jahren schon wieder 25% an z.B. Energie gespart werden kann, dann ist das positiv. Früher waren die Schritte vielleicht größer, dafür aber auch nicht in solch zeitlich kleinen Abständen. Man nehme nur Intel und seine Prozessoren. Da ist Jahrelang nichts passiert.
Die Strukturgrößen bzw dr Prozess ist nunmal maßgeblich verantwortlich für das Endprodukt. Wieviele Transistoren man verbauen kann ist in fiesem Wettrennen nunmal eine der wichtigsten Größen
 

gerX7a

Software-Overclocker(in)
Zudem wird man abwarten müssen, wie sich der Markt insgesamt entwicket. TSMCs N3 wird gemäß der aktuellen Schätzungen bzgl. der Logikdichte nur geringfügig dichter packen als Intels 7nm, die schon deutlich über TSMCs N5 hinausgehen. Und Samsung arbeitet an ihrem 3GAE, der für 3 nm bereits Gate-All-Around-Technologie verwenden wird, während TSMC noch auf reguläre FInFETs setzen wird. Es bleibt spannend, auch bzgl. der zuletzt getätigten Aussagen von Samsung, die mit massiven Investitionen TSMC in der Halbleiterfertigung bis 2030 den Rang ablaufen wollen.
 

Rollora

Kokü-Junkie (m/w)
@gerX7a: welche Vor/Nachteile ergeben sich durch GAAT? Intel forscht daran ja auch sehr intensiv

Der Bereich der News verwirrt mich übrigens noch:

"Die Skalierung wird mit dem Faktor 1,7 angegeben; zuvor war es 1,8. Der Wert gilt allerdings nur für den Logikbereich des Chips; nicht für den SRAM, der eine Skalierung von 0,8 haben wird. Folglich profitieren Chips mit großen Caches weniger stark."
Demnach wird man beim Faktor 0.8 ja sogar größer als vorher fertigen.

Edit: ah da hat jemand Skalierung, Fläche und Transistordichte durcheinandergebracht.
Die Kollegen bei Anandtech haben da etwas genauer geschrieben und auch schöne, informative Tabellen zur Verfügung gestellt:
TSMC Details 3nm Process Technology: Full Node Scaling for 2H22 Volume Production


Auch die Fortschritte bei 5nm sind dort besser beschrieben. PCGH aufwachen:




‘Better Yield on 5nm than 7nm’: TSMC Update on Defect Rates for N5

TSMC Expects 5nm to be 11% of 2020 Wafer Production (sub 16nm)
 
Zuletzt bearbeitet:

gerX7a

Software-Overclocker(in)
@gerX7a: welche Vor/Nachteile ergeben sich durch GAAT? Intel forscht daran ja auch sehr intensiv [...]

Den Effekt von GAAs wird man in konkreten Prozessen abwarten müssen. Der 2018er IEEE/IRDS-Report ging schon davon aus, dass man ab 2021 umfangreich GAAs verwenden wird. Samsung, GloFo und Intel entwickeln darauf basierend, TSMC hat sich für den N3 vorerst dagegen entschieden, möglicherweise zugunsten einer schnelleren und vorhersehbareren Prozesseinführung? Letzten Endes wird man konkrete Prozesse für einen Vergleich (zudem in vergleichbaren Produkten) gegenüberstellen müssen. Beispielsweise Intels 7nm gehen bereits deutlich über TSMCs 5nm hinaus und liegt, soweit man das aktuell beurteilen kann, tendenziell näher an TSMCs 3nm als an deren 5nm. Man wird abwarten müssen.

Die potentiellen 11 % 5nm-Wafer in 2020 sind interessant und zeigen, wie hoch der Fertigungsanteil der Mobil-Hersteller bei TSMC ist, denn dieses Jahr wird man wohl gesichert keine größeren Chips im N5 zu sehen bekommen (und bspw. nichts von AMD). Zu beachten ist jedoch, dass die Angabe sich auf ein 12"-Waferäquivalent bezieht (ältere Nodes verwenden stellenweise kleinere Wafer, wie bspw. 8").
 
Zuletzt bearbeitet:

PCGH_Torsten

Redaktion
Teammitglied
@Rollora: GAA vergrößert die Kontaktfläche zwischen Gate und Channel und weiter, soll also genau wie FinFet schnellere Schaltvorgänge und geringeren Energieverbrauch ermöglichen. (Wobei ich eher letzteres erwarte, denn die Leckströme sollten deutlich kleiner ausfallen, während mir noch nicht so ganz klar ist, wie die Elektronenverschiebung in-/aus dem Bulkwafer schneller gehen soll, wenn dieser nur noch über den langen Längsweg zugänglich ist.) Zusätzlich könnte sich über die Skalierung eine Platzersparnis ergeben. Bislang werden mehrere Finnen zu Transistoren unterschiedlicher Leistung kombiniert, was zu Lasten der Breite geht. Wenn die Leistung eines einzelnen Nanowire/-sheet prinzipiell ausreicht, könnte man den gleichen Effekt künftig durch mehrere Ebenen auf gleicher Fläche erzielen. Der einzige, aber sehr gewichtige Nachteil ist das Herstellungsverfahren. Im Prinzip will man aus einer soliden Ebene eine Brücke machen. Um das zu erreichen, kippt man von oben Säure drauf, bis sich zwei so voluminöse Krater gebildet haben, dass zwischen denen ein schmaler, unterhöhlter Steg stehen bleibt. Und das bitte mit exakt definierten Querschnitten.


Am Ende zählt doch sowieso das fertige Produkt und das wird getestet und verglichen. Die Größe ist dabei völlig egal! Ich finde die Schritte aber recht schnell und wenn in 1-2 Jahren schon wieder 25% an z.B. Energie gespart werden kann, dann ist das positiv. Früher waren die Schritte vielleicht größer, dafür aber auch nicht in solch zeitlich kleinen Abständen. Man nehme nur Intel und seine Prozessoren. Da ist Jahrelang nichts passiert.

Die Größe ist ein wichtiger Faktor bei möglichen Preisen und hat auch Einfluss auf den Takt komplexer Chips. Mittlerweile wird da immer weniger über die Schaltzeit und immer mehr über die Kapazitäten der Metall-Layer, die die Bereiche verbinden sollen, geredet. Bezüglich der früheren Fortschritte mal am Beispiel Intels Desktop-CPUs (TSCM ist recherchieren ist unbequem, AMD/Global Foundries scheint die Spitze aufgegeben zu haben):
1997: 350 nm
1998: 250 nm
1999: 180 nm
(2000)
(2001)
2002: 130 nm
(2003)
2004: 90 nm
(2005)
2006: 65 nm
(2007)
2008: 45 nm (okay: einen Prozessor gab es schon Dez'07)
(2009)
2010: 32 nm
(2011)
2012: 22 nm
(2013)
(2014)
2015: 14 nm
(2016)
(2017)
(2018)
(2019)
(2020)
erwartet: (2021)
erwartet: 2020: 10 nm

Also nein – gerade früher waren die Abstände deutlich kleiner. Die einjährigen Verzögerungn von 130 nm und 14 nm galten bereits als Reinfall; erstere verantwortet den schlechten Start des Pentium und letztere musste mit Haswell-Refresh gefüllt werden, was nur mangels Konkurrenz (außer Bullozer ^^) gelang. Üblich war aber lange Zeite eine Halbierung des Flächenbedarfs innerhalb von knapp 2 Jahren – bis zum großen 10-nm-Debakel. TSMC macht jetzt wieder zwei-Jahres-Ansagen, schafft aber die Halbierung nicht.
 

RyzA

PCGH-Community-Veteran(in)
Ich schrieb es ja schon an anderer Stelle (mehrfach) im Forum:

es sollten alle Fertiger einheitliche und genormte Fertigungsgrößen verwenden. Welche den tatsächlichen physikalischen Größen entsprechen.
Dann wird niemand mehr mit Marketing-Tricks getäuscht und man weiß welchen Stand die Technik wirklich hat.:)
 

PCGH_Torsten

Redaktion
Teammitglied
Wie genau willst du das normen?

Es gab lange Zeit ein Konsortium der Industrie, das hat die Bezeichnungen einfach festgelegt und jeder hat sich dran gehalten. Fertig. Letztendlich laufen sowieso große Teile der Forschung parallel und zum Teil sogar in verschiedenen Firmen, sodass irgendwann zu Anfang irgendwer die Zielparameter für den nächsten Node definieren muss. Das kann man auch gleich branchenweit machen – wenn man Interesse an ehrlichen/vergleichbaren Angaben hat und sich auch daran halten will. Aber darauf scheinen die Foundrys genauso wenig bedacht zu sein, wie zum Beispiel Autohersteller keinen einheitlichen und praxisnahen Verbrauchsangaben wünschen.


Indem die Hersteller Bezeichnungen verwenden, die den tatsächlichen physikalischen Größen entsprechen.

Jeder Hersteller verwendet andere Methoden, um eine effektive Reduktion der Schaltungsfläche zu erreichen. Zum Teil können diese konterintuitiv sein, Intel hat bei 10 nm+ wohl den Finpitch vergrößert, um den Platzbedarf zur reduzieren. Es gibt also weder einen physikalischen Parameter, der herstellerübergreifend in einem sinnvollen Verhältniss zu den Praxiseigenschaften steht, noch wollen die Hersteller überhaupt über ihre Tricks offen auf den Tisch legen. Erst recht nicht Jahre im voraus, wenn erstmals von neuen Fertigungsgenerationen die Rede ist. Als Alternative hat Intel mal eine Bennung nach den resultierenden Eigenschaften vorgeschlagen in Form des Platzverbrauches für eine typische Schaltung. Tatsächlich war das eine gute Idee, aber natürlich hat Intel das in einem Moment gemacht als sie einen echten Vorteil hatten und ebenso natürlich haben alle anderen, deren Schwächen so deutlich geworden wären, den Vorschlag ignoriert. Und heute verzichtet aus nachvollziehbaren Gründen auch Intel auf Angaben in entsprechender Metrik. :-)
 

Technologie_Texter

BIOS-Overclocker(in)
Es gab lange Zeit ein Konsortium der Industrie, das hat die Bezeichnungen einfach festgelegt und jeder hat sich dran gehalten.
Das kann so aber nicht sinnvoll festgelegt werden.

Man könnte die Transistorendichte zwar festlegen, aber ist gibt ja noch andere Parameter wie zb. die erforderliche Mindestspannung.
 
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