Server Version von Bulldozer bei GlobalFoundries in Dresden gezeigt Update: Barcelona=BD?

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/sign

Marc habt ihr eigentlich ein Bild, auf dem man sieht, wie die bisherigen 12 Kerner angeordnet sind? Also wo die Verbindung zwischen diesen hergestellt wird? Ich finde die Idee mit der Seite wo der schmale HT-link sitzt wirklich scharmant.
 
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Wau cool! :hail:

Marc du bist mein Held :love:


.... Äh ja, ich glaub das letzte vergessen wir schnell wieder :lol:

Den Artikel kannte ich jetzt noch gar nicht von euch. Man findet doch immer wieder etwas Neues :D

EDIT:

K, wenn ich mir das so anschauen, dann werden die wohl entweder ein Chip um 180° gedreht und die Seiten mit dem schmalen "HT-Link" zusammen gepappt, wodurch man dann aber das Speicherinterface auf die beiden Seiten des Chips verteilen würde, oder man macht es so, wies es auch auf dem Wafer angeordnet ist. Die Strukturen im "Norden" und "Süden" des Chips sind ja identisch. Damit hätte man das Speicherinterface auf einer Seite. Da es beim Magny Cours auch auf einer Seite ist, und man ja den selben Sockel verwendet, tendiere ich eher zum zweiten Fall. Das macht mehr Sinn.

Ein Interlagos würde dann wohl so aussehen von der Anordnung:

Vorschlag_Anordnung_Interlagos.png
 
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@Marc:
Keine Ahnung, ich hatte mal vor einigen Monaten danach gesucht und nicht gefunden. Googeln ist halt manchmal eine Kunst :schief:

Woran erkennt man das?
Ich finde ja es sieht eher wie ein Llano-Die ohne Graka-Anteil aus *gg* (mit den etwas versetzten Kernen) ^^

Naja, man hat irgendwas mit 4 identischen Funktionseinheiten, dazu noch ein DDR-Controller (das dicke fette Teil am Rand ist eigentlich immer ein Speicherinterface.) Dazu noch einige kleine Balken, die auch wieder irgendwelche Interconnects sind. Die großen Kästen/klaren Strukturen sind immer Caches. Man hat also da auch insgesamt 4 Blöcke, eine iGPU fehlt allerdings. Das würde man auf jeden Fall sehen. Naja, und über den Wafer kann man die Größe recht genau abschätzen.

Wenn man dann noch dazu nimmt, was Firmen angekündigt haben, bleibt nur BD übrig. Die logische Struktur von den Funktionseinheiten passt und auch die Größe passt. Ein Athlon II etc. ist es auch nicht. Der sieht anders aus. Da bleibt eigentlich nur BD übrig. Ganz abgesehen davon, das es in einem Video über BD gezeigt wird. Also das ist schon 100% eindeutig.

EDIT:

Hier z.B. ein Link zu einem Athlon II DIE-Shot http://alienbabeltech.com/main/amd-athlon-ii-x4-codename-propus-die-shot
 
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Angesichts des Die-Size komme ich zu dem Schluss, dass da L3 ganz normal drauf ist - zudem ist da was in der Mitte :P
 
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Ja Interconnect :P

Die Anordnung der Caches ist aber definitiv anders, als auf der Folie von chip-architekt. Vor allem ist ja dieser "Steg" in der Mitte zwischen den Modulen viel zu dünn, um da den L3 unter zu bringen, wenn man sich anschaut wie groß der L2 ist. Ich geh schon davon aus, dass die Blöcke zwischen den Modulen L2+L3 sind, wobei mit das von der Größe her etwas klein erscheint für 2+2MB pro Block. Die Blöcke sind ja deutlich kleiner als die Module. Wenn man sich die Architekturen anschaut, dann hatten die Caches immer einen deutlich größeren Platzverbrauch. Auf dem DIE ist ja "fast" kein Cache zu sehen, wenn man das mal mit nem X6 oder so vergleicht.

Also mir kommt das auf jeden Fall alles noch ziemlich spanisch vor :ka:

EDIT: Habt ihr nicht nen guten Draht zu AMD ;) Die sagen euch doch sicherlich, ob das jetzt ein Server-DIE ist oder nicht.
 
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Naja eine ähnlichkeit zum Athlon II DIE-Shot ist nicht zu leugnen
Vorallem das abgeschnittene u (unten auf dem von dir verlinkten Bild) kommt wieder vor
 
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Marc, ich meinte jetzt eher, ob es wirklich ein BD ist, oder sonst irgend etwas.

Inzwischen ist ja auch die Spekulation bzgl. einem Athlon II aufgekommen, die ich von der Form her nicht von der Hand weißen kann. Allerdings ist das Problem dort, dass die DIE-Size, die man aus 200/300 mm Wafer und der Anzahl der Chips auf dem Wafer ausrechnen kann, WEIT weg ist von den 169mm² die ein Propus hat.

Ein Athlon II kann es also eigentlich nicht sein. Bei 3DCenter.org haben das außer mir auch noch zwei oder drei Leute sich unabhängig von mir angeschaut, und sind auch zu dem Schluss gekommen, das es wegen der Anzahl der DIEs auf dem Wafer kein AthlonII (Propus) sein kann.
 
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Was ist, wenn das frühe ES für einen 4 Modul Komodo sind?
Afaik ist doch noch nicht gesichert, dass er einen L3 haben wird... :wow:
 
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Kann ich mir kaum vorstellen. Komodo soll ja Zambezi ersetzen. Da wird der nicht einfach so auf den L3 verzichten. Kann ich mir nicht vorstellen. Dazu soll er ja zwischen 3 und 5 Module bieten.

Gut, da wäre vielleicht eine Maske mit 3-4 Modulen und eine mit 4-5 Modulen denkbar, aber so recht dran glauben kann ich nicht, und wie gesagt, das Ding wird wohl sicherlich auch einen L3 haben.

PS: Irgendwie hab ich gerade ein Déjà-vu :lol:
 
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@ Skysnake

Dito^^
Und um es perfekt zu machen:

Und was ist, wenn wir den IMC einfach an der falschen Seite vermutet haben -> vllt ist das Die doch mehr "Deneb-like"

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Ne das passt nicht. Eine derartige Struktur bei einem Memory-Controller hab ich noch nie gesehen. Da passt das rechts zu gut dazu.
 
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Jup, das passt würde ich sagen verdammt gut. Nur der L3 Cache an der Seite sieht schon etwas seltsam aus.
 
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Wir halten auf einem 2011er Event einen Wafer in die Kamera, dessen Chips als Phenom I anno 2007 in den Handel kamen :ugly:
 
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