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Neue Details zu Sapphire Rapids: Folie bestätigt DDR5 und PCIE 5.0 - Hoffnung für HEDT?

PCGH-Redaktion

Kommentar-System
Teammitglied
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Eine geleakte Folie bestätigt viele Eckdaten für Sapphire Rapids. Auf diesen Server-Prozessoren wird auch die potenzielle neue HEDT-Plattform basieren. DDR5 und PCI Express 5.0 scheinen gesetzt; bis zu 56 Kerne in 10 nm werden es sein. Bei HEDT wird aber wohl eher bei 28 Kernen Schluss sein und auch der teure HBM2-Speicher auf dem Package dürfte es nicht schaffen.

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Kondar

BIOS-Overclocker(in)
Cool.
Finde die HEDT Plattformen sehr interessant.
CPU technisch für mich weniger da ich bei AM4 auch bis zu 16 Kernen kriege aber das ganze drumherum.
 

PCGH_Torsten

Redaktion
Teammitglied
Architektonische würde ich eine Einbindung als L4-Cache erwarten. Ihn gegenüber dem Betriebsystem als RAM zu deklarieren wäre zumindest für die Energieverwaltung aufwendig (S3 STB: Alle Daten in den "RAM" schieben und dann den CPU-Sockel von der Stromversorgung trennen...), gäbe Probleme bei der "RAM"-Verwaltung wenn man tatsächlich DRAM verbaut und abgesehen von der Möglichkeit, mit leeren DIMM-Slots zu booten, sehe ich keinen Vorteil. Aber als Cache und in Verbindung mit einer zweiten "nicht wirklich RAM"-Technologie von Intel wird das ein ganz heißes Eisen:
Optane-DIMMs lassen sich prinzipiell wie RAM einbinden, haben aber in nahezu allen Situationen zu hohe Latenzen, als dass man sie als Arbeitsspeicher nutzen könnte. Also verwaltet man sie meinem Wissen nach durchgängig extra, was natürlich Software-Unterstützung voraussetzt. Wenn jetzt auf einmal dutzende GiB "Cache" in der CPU sitzen, wäre dagegen in kompletter Verzicht auf externen DRAM auch ohne Software-Anpassungen möglich und je nach Größe der Optane-3000-Module könnten Datenbankserver mit 16 oder sogar 32 TiB "Arbeitsspeicher" realisiert werden.
 

gerX7a

BIOS-Overclocker(in)
Wow, dass HBM mit verbaut wird hatte ich bisher gar nicht aufm Schirm. Krasse Sache.
Entsprechende HBM-Speicherkommandos entdecket man schon vor etlichen Wochen in Treiberpatches von Intel. Übrigens ebenso auch zu Genoa, d. h. auch bei der nächsten Epyc-Gen (2HJ22?) kann man von einem entsprechenden Konstrukt ausgehen.
Wofür nützt der HBM überhaupt? Ersetzt er teilweise den normalen RAM?
Wie Torsten schon erklärte, primär als zusätzliche Cache-Stufe. Knapp über 300 GiB/s Speicherbandbreite sind zwar nett, können von einem großen Server dennoch gut ausgelastet werden und die Leistung pro Kern nimmt weiterhin zu und ebenso die Kernzahl pro Socket, d. h. der Bedarf für Speicherbandbreite steigt ungebremst (zumal hier konkret auch noch ein Unified Memory-Konstrukt über die via CXL angebundenen Beschleunigerkarten hinzu kommt).

Da Sapphire Rapids SP in seiner größen Ausbaustufe auf anscheinend vier Tiles basieren wird, könnte man ein 16 Core-Tile gebündelt mit einem 16 GiB-HBM2-Stack annehmen, angebunden via EMIB (so schon bei Kaby Lake-G).
Da es nur ein Leak ist, darf man in dem Sheet annehmen, dass hier noch nicht alle einzelnen Datenfelder final oder korrekt sind, denn einen Leak dürften derartige frühe Materialen implizit voraussehen/miteinbeziehen. Beispielsweise die 1 TiB/s, vier HBM-Stacks und HBM2E passen derzeit nicht so recht zueinander. Entweder wird der Speicher auf etwa 2,0 Gbps gedrosselt oder aber die real erreichte Bandbreite des Cache liegt gar noch deutlich höher.

Intel kann entsprechend kleinere Server- und Workstaiton-CPUs mit abgeschalteten Cores und auch mit nur zwei oder gar nur einem CPU-Tile realisieren und hier könnte man Tiles mit und ohne HBM verwenden. *)
Etwaige HEDT-CPUs wäre vermutlich (wie schon seit Jahren) nur Ableger der Workstation-CPUs, wobei jedoch die Frage ist, ob Intel einen separaten HEDT-Markt noch unterstützen will. Intel könnte sich das zwar noch eher leisten, jedoch ist die Frage, ob das wirtschaftlich gesehen noch sinnvoll ist, hier zwischen die Consumer- und Workstation-CPUs noch etwas Abgesprecktes dazwischenschieben zu wollen, zumal die Kernzahlen im Desktop-Segment absehbar steigen, selbst bei Intel.

*) Weiterführende Überlegung: Die Frage wird dann auch sein, wie Intel die Speichercontroller pro CPU-Tile verteilt oder ob es bspw. zwei unterschiedliche 16 Core-Tiles geben wird, ein Die mit zwei und eines mit vier Speichercontrollern? Gäbe es ausschließlich erstere Variante, könnten CPUs bestehend aus zwei CPU-Tiles nur ein 4-Kanal-SI und eine Ein-Tile-CPU gar nur ein 2-Kanal-SI besitzen; aber vielleicht ist eine nur aus einem Tile bestehende CPU auch gar nicht mehr vorgesehen? (Alles unter der Annahme, dass hier Intel in diesem ersten, großen MCM-Entwurf symmetrische Tiles verwenden wird.)

**) Weiterhin auch interessant ist die vermeintliche TDP. Wenn die korrekt sein sollte, würde das bedeuten, dass die CPU entweder relativ hoch takten wird oder aber dass Intel's 10nm Enhanced SuperFin immer noch nicht an TSMCs CLN7FF heranreichen kann.

Ergänzung zu Optane Persistent Memory:
Für diesen gibt es zwei Modus Operandi. Im "Memory Mode" funktioniert dieser als Speicherersatz und ist nicht persistent. Hierbei paart man bspw. ein 64 GiB-(LR)DIMM mit einem 512 GiB-Optane-DIMM. Für das System sichtbar sind nur die 512 GiB des Optane-Moduls, der DRAM dient als Cache und alle Speicheroperationen werden im DRAM-Modul ausgeführt und bei Gelegenheit kopiert der Speichercontroller veränderte Datenzeilen zurück auf das Optane-DIMM. In 95+ % der Zeit arbeitet man in diesem Modus mit nahezu voller DRAM-Geschwindigkeit, hat jedoch effektiv deutlich mehr Speicherkapazität zur Verfügung.
Typischerweise beworben wird jedoch der "App Direct Mode", bei dem eine Anwendung den Speicher direkt unterstützen muss. Der Modus implementiert das SNIA NVM Programming Model und man kann den Optane-Speicher einerseits über reguläre OS-Dateioperationen ansteuern, wie bspw. eine HDD oder SSD, was schon mal grundsätzlich deutlich schneller ist. Da der FS-Stack jedoch nicht für derartige Geschwindigkeiten ausgelegt wurde, bregrenz er dennoch und so gibt es alternativ die Möglichkeit den Optane-Speicher im Direct Access Mode direkt als DRAM anzusteuern, was es jedoch zwingend erforderlich macht, dass die Anwendung versteht, dass sie es mit zwei Speichertypen zu tun hat, einmal reguläres (flüchtiges) DRAM und einmal (persistenten) Optane-Speicher. In diesem Modus steht die Kapazität aller Speichermodule vollumfänglich zur Verfügung.

Wenn Intel bspw. bei Ice Lake SP also von 6 TiB pro Socket spricht, ist damit eine kombinierte Speicherbestückung mit 8 x 512 GiB Optane-DIMMs zzgl. 8 x 256 GiB LRDIMMs im App Direct Mode gemeint.

*) Zur Steigerung der Flexibilität sind die beiden Modi kombinierbar, d. h. man kann festlegen welcher Anteil des Speichers im Memory Mode und welcher im App Direct Mode betrieben wird.
 
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