Ich meine gehört zu haben, dass die Spannungsregulierung auf die Speicherriegel wandert und nicht umgekehrt.
Das was ihr beschreibt ist doch der aktuelle Stand der DDR4 Speicher.
Das ist korrekt, zwecks sauberer Spannungsversorgung bei den höheren Timings wird diese direkt auf das DIMM verlagert (diese haben nun einen eigenen Power Management IC zur Wandlung direkt drauf). So wie es sich aktuell abzeichnet, werden sich die DIMMs auf der Consumer-Plattform bei der 5V-Versorgung bedienen, dagegen bei Server-Modulen zeichnet sich derzeit ab, dass die hier auf der 12V-Versorgung aufsetzen werden.
Der Speicher selbst auf den DIMMs arbeitet nun mit 1,1 V, die OC-Herstellern ziehen diese Werte natürlich zwangsweise wieder nach oben für die extremen OC-Module.
Sicher falsch (formuliert) oder?
Wäre ja dann von ~25 GB/s auf ~65 GB/s
Aber
Welcher Vorteil hat MT/s (Megatransfer) ?
Die +163 % sind durchaus korrekt, wobei aber zu beachten ist, was hier als Delta herausgestrichen wird. Das konkrete Beispiel hier bezieht sich auf die Speicherbandbreite mit DDR4-3200 als Basis mit seinen 25,6 GB/s (hier 10^9). Demgegenüber erreicht ein DDR5-8400-Modul tatsächlich 67,2 GB/s., d. h. hier können mehr Daten pro Sekunde transferiert werden als bei DDR4 mit einem Vierkanal-Interface.
Vorteil? Megatransfers/s ist eine Bandbreitenangabe. Einen Vorteil hat dieser Wert grundsätzlich, es ist jedoch durchaus Workload-spezifisch zu betrachten, da es auch Workloads geben kann, die bspw. eine hohen Abhängigkeit zur Speicherlatenz aufweisen. Am Ende wird man da konkrete EInzelmessungen benötigen, denn bspw. selbst Game Engines können sich hier sehr individuell verhalten.
Ein erster Vergleich eines DDR5-5200 CL38 (JEDEC-A) gegen einen DDR4-3200 CL22 (JEDEC) und bspw. einen DDR4-3200 CL16 dürfte druchaus aufschlussreich sein.
Allgemeine Anmerkung wg. häufiger Fehlinterpretation: Das DDR5 on-die-ECC hat nichts mit klassischem ECC zu tun. Ersteres dient lediglich dazu die Zuverlässigkeit der konkreten Speicherchips zu erhöhen und dient der Senkung der Fertigungskosten bei steigender Integrationsdichte.
Wer klassisches ECC benötigt, braucht weiterhin speziell dafür ausgelegte DIMMs (und selbstredend eine entsprechende Plattform); bei DDR5 sind das DIMMs mit 2x (32 + 8) Bit Breite (bei bisherigen Modulen, so DDR4, waren es noch 1x (64 + 8) Bit Breite).
Anmerkung/Schlussfolgerung: Da bzgl. DDR5 von AMD noch lange nichts in Sicht ist (Support erst absehbar ab/im 2HJ22), sollten die von Adata nun in Aussicht gestellten 12600 MT/s bedeuten, dass der Controller von ADL selbst schon mit derart extremen Timings umgehen kann? Wie stellt sich das dann dar? Höhere Module im "Gear 2" mit 1:2 Taktverhältnis und für diese Extremtimings dann einen zusätzlichen "Gear 3" mit 1:3-Verhältnis?