News AMD und JEDEC: MRDIMMs sollen Speichertakt verdoppeln

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Die JEDEC hat einen neuen Speicherstandard vorgestellt, der die Geschwindigkeit des Arbeitsspeichers verdoppeln soll. Dazu werden zwei Speicherriegel und ein Pufferchip auf einer Platine kombiniert. Lesen Sie daher im Folgenden mehr zu den Plänen, wie AMD darin involviert ist und welche Alternativen es gibt.

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Auf welcher Technik basiert dann der Pufferspeicher? SRAM? Normalerweise ist DRAM ja schon das was man außerhalb der CPU als Cache benutzt.
 
Das würde mich auch interessieren. Aber SRAM würde in der Kapazität viel zu viel Strom und Platz verbrauchen. Wird wohl auch DRAM sein, der Artikel liest sich so, als wenn zwei "Module" auf so einem MRDIMM gleichzeitig angesprochen werden und dadurch eine höhere Bruttodatenrate erzielt wird. Nur der Puffer selbst wird dann mit dem hohen Takt angesprochen.
 
Auf welcher Technik basiert dann der Pufferspeicher? SRAM? Normalerweise ist DRAM ja schon das was man außerhalb der CPU als Cache benutzt.

Fully Buffered RAM hat meinem Wissen nach einfache Flip-Flops dazwischen, ich wüsste nicht warum man hier anders verfahren sollte. Funktional entsprichts das SRAM-Zellen, aber da es kein adressierbarer Speicher ist, sondern einfach ein Puffer auf der Datenleitung, wird es normalerweise nicht "RAM" genannt.

Interessant aber, wie sich jetzt alle auf diese Technik stürzen.

JEDEC@DDR5-Launch, supported bei Intel & Micron:
"Wir drehen den kompletten DDR-Standard auf links, verwirren alle mit Bezeichnungen, verkomplizieren normale und verteuern ECC-Module, um Sub-Speicherkanäle einzuführen. Aber das ist es wert, damit die Granularität trotz eigentlich steigendem Prefetch bei 64 Byte bleibt und zu üblichen Cache-Lines passt!"

JEDEC, Intel, AMD, Micron zwei Jahre später:
"Ey, was wäre, wenn wir Zusatzchips auf die Module packen, die je zwei Speicherbausteine auslesen und dann pro Zugriff 128 Byte übertragen, ohne dass die einzelnen Speicherzellen schneller arbeiten müssen?"

palm => face
 
Fully Buffered RAM hat meinem Wissen nach einfache Flip-Flops dazwischen, ich wüsste nicht warum man hier anders verfahren sollte. Funktional entsprichts das SRAM-Zellen, aber da es kein adressierbarer Speicher ist, sondern einfach ein Puffer auf der Datenleitung, wird es normalerweise nicht "RAM" genannt.

Interessant aber, wie sich jetzt alle auf diese Technik stürzen.

JEDEC@DDR5-Launch, supported bei Intel & Micron:
"Wir drehen den kompletten DDR-Standard auf links, verwirren alle mit Bezeichnungen, verkomplizieren normale und verteuern ECC-Module, um Sub-Speicherkanäle einzuführen. Aber das ist es wert, damit die Granularität trotz eigentlich steigendem Prefetch bei 64 Byte bleibt und zu üblichen Cache-Lines passt!"

JEDEC, Intel, AMD, Micron zwei Jahre später:
"Ey, was wäre, wenn wir Zusatzchips auf die Module packen, die je zwei Speicherbausteine auslesen und dann pro Zugriff 128 Byte übertragen, ohne dass die einzelnen Speicherzellen schneller arbeiten müssen?"

palm => face
Wenn ich den ganzen Artikel und deine Beschreibung richtig verstanden habe, hätten wir bereits jetzt schon doppelt so schnelle MT/s haben können.
Nur wegen der Sturheit bei 64 Byte pro Zugriff zu bleiben haben wir das nicht.
Da kann man sich richtig die Hand auf die Stirn klatschen.
 
Also so wie sich das auf Tom's Hardware und TechPowerUp liest, werden eher auf einem physischen Modul mehrere logische untergebracht, deren Datenstrom dann gemultiplext wird. Das sollte nach außen hin eigentlich weiterhin wie ein normales Modul aussehen, die Speicherchips jedes logischen Moduls müssen aber nur noch mit der halben Frequenz des Gesamtmoduls laufen. Der Chip, der puffert und multiplext, wird SRAM-Register haben, die die höheren externen Datenraten problemlos stemmen können. Das klingt auch deutlich sinnvoller, da längere Prefetches bei wirklich wahlfreien Zugriffen überhaupt nichts bringen und die Granularität im Cache zu senken könnte auch böse nach hinten losgehen. Das wird auch der Grund sein, warum man sich nach dem Erreichen einer Prefetchlänge, die eine komplette Cacheline füllt, bei DDR5 von dieser Vorgehensweise verabschiedet hat.
 
Wenn ich den ganzen Artikel und deine Beschreibung richtig verstanden habe, hätten wir bereits jetzt schon doppelt so schnelle MT/s haben können.
Nur wegen der Sturheit bei 64 Byte pro Zugriff zu bleiben haben wir das nicht.
Da kann man sich richtig die Hand auf die Stirn klatschen.

Jein. Mit DDR5 hat man den Grundstein gelegt, um pro Modul zwei Speicherkanäle mit halber Breite zu betreiben. Die neuen Initiativen nehmen jetzt jeweils einen solchen Kanal und lassen ihn mit doppelter Datenrate laufen, sodass man bei gleichem Speicherzellentakt wieder die gleiche Datenrate pro Kanal hat aber doppelt so viele Kanäle. Das erfordert überhaupt erst einmal, dass man dort doppelt so viele Chips einsetzt und natürlich auch, dass man den Bus doppelt so schnell laufen lassen kann. Ersteres ist bei 8- oder 16-GiB-Modulen schlicht nicht gegeben und DDR5 nur mit 64-GiB-Kits starten zu lassen, wäre im Endkundenmarkt wohl gescheitert. Zweiteres ist letztlich ein ähnlicher Aufwand, wie man ihm zuletzt beim Wechsel von DDR2 auf DDR3 auf sich genommen hat und auch damals hat es zwei Jahre gedauert, bis die Datenraten das Niveau des Vorgängerstandards verdoppeln konnten.

Aber was man sich bei mehr Ignoranz gegenüber der Zugriffsgröße hätte sparen können, war der zusätzliche Aufwand, den DDR4 => DDR5 gegenüber DDR2 => DDR3, DDR => DDR2 und SDR => DDR mit sich brachte (DDR3 => DDR4 war noch einfacher gestrickt). Das hätte den RAM nicht schneller gemacht, ein 64-Bit-DDR5-Modul mit 128-Byte-Prefetch hätte bei gleichem Speicherzellentakt die gleiche Peak-Transferrate wie die real existierenden mit 2× 64 Byte. Die Transferratensteigerung ergibt sich jetzt, weil man mehr Speicherzellen an eine Datenleitung hängt und das kann man unabhängig vn der Struktur machen respektive hat man bislang eben nicht gemacht. Aber so ein 128er Modul wäre von der Verwaltung her einfacher gewesen. Mit der Halbierung der Kanalbreite hat DDR5 die größte Änderung seit der DIMM-Einführung in den 90ern mit sich gebracht und bereits die war rein mechanischer Natur; im Prinzip wurden 64-Bit-Speicherbreite mit dem Pentium 1 eingeführt und seit 30 Jahren (!) nicht mehr angerührt.

Als Grund dafür wurden eben Granularität vor allem in Bezug zu Cache-Lines genannt. Und das ist ein guter Grund, denn jeder Speicherzugriff hat diese 64 respektive 128 Byte Größe, aber logischerweise fragt die CPU oft Datenblöcke von der Größe einer Cache-Line an. Den Speicher immer gleich noch die darauffolgende liefern zu lassen pusht zwar die MT/s-Angaben, erlaubt aber keinen einzigen zusätzlichen Transfer pro Sekunde. Wenn die folgende Speicherzeile eine nicht benötigte ist, hat man gar nichts von dem Manöver. Besonders extrem wird das, wenn beispielsweise eine Logikabfrage nur ein einziges Bit wissen möchte, dafür aber 1.024 Bit übertragen werden. Wegen diesem Overhead haben DDR3 und DDR2 gegenüber Vorgängern oft 20 bis 30 Prozent höhere Peak-Transferraten gebraucht, um in Spielen die gleiche Leistung zu erzielen.

Jetzt feiern aber alle beteiligten Parteien, die noch vor zwei Jahren dieses Thema weit oben auf der Tagesordnung haben, ihre "Innovation", als gäbe es das Problem nicht. Solange für diesen Verhaltenswechsel keine technische Begrünung mitgeliefert wird, klingt das sehr nach Neuigkeit-Schönrederei. Für Datenbanken und AI-Training, wo große Datensätze am Stück gestreamt werden, ist die Technik sicherlich interessant. Aber bei komplexeren Berechnungen und in Spielen ist sehr gut denkbar, dass DDR5mcr-8800 langsamer als DDR5-7000 mit nominell gleichen Latenzen performt und langsamer als DDR5-6000, wenn man die großen Zugriffe insgesamt länger dauern. Nun gibt es derzeit ohnehin nur genau eine buffered-DDR5-Serie am Markt, die DDR5-6000 erreicht (Kingston Fury Renegade Pro), man wäre auf den Server-/Workstation-Plattformen also immer noch sportlich dabei, aber wenn die alten Geschwindigkeitsverhältnisse zwischen registered und unregistered auch bei DDR5 gelten (bislang gibt es keine Plattform, die 1:1 Vergleiche erlaubt) dann wird der auch nicht schneller sein als DDR5-5500 im Desktop.

tl;dr: Wenn uns kein Wunder verschwiegen ist, könnte dieser RAM trotz der großen nominellen Zahl im Spiele-Einsatz genauso schnell sein, wie normaler Mittelklasse-DDR5. Aber Xeon- und Epyc-Käufer freuen sich vermutlich trotzdem, denn die mussten bislang langsamerere Server-Module kaufen.
 
@PCGH_Torsten
Danke für die ausführliche Erklärung.
Einer der wenigen Male die ein Forumspost mein Wissen erweitert hat.

P.S. Ich geh mal rüber zu meiner Slot1, Pentium 2 und 3 Sammlung und schau die jetzt schräg an das die Dinger was mit 64 bit Speicherbreite/Anbindung haben.:confused:

Off-topic:
Der Infineon Ram aus dem Mac ist ein wenig übertrieben gabs aber hinterher geworfen in der Bucht.
Fehlt nur noch der 1000mhz P3.
 
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