News Arrow Lake-S: Erneuter Intel-Leak soll Höhe des Performanceplus bestätigen [Gerücht]

[Rollora]

- Die Architekturen hatten spättestens ab Cannon Lake eigene Codename. Nun dauerte es ewig, bis von Cannon Lake irgendwas rauskam, weswegen "Palm Cove" vor 2017 kaum jemandem ein Begriff war. Aber von Tiger-Lake-Innereien wusste man allgemein erst wesentlich später etwas. Meiner Erinnerung nach wurde der einige Zeit lang als "Willow Cove + neue IGP für mobile" gehandelt.

ja dann hab ich das falsch in erinnerung bzw. vermischt. Kommt letztlich auf dasselbe raus.
BTW ich hab die Folien mit Tiger Lake drauf nicht mehr gefunden, wohl aber, dass die Prozesse ursprünglich so geplant waren:

Tick-Tock - Intel - WikiChip

Tick-Tock was an aggressive development model introduced by Intel for their mainstream microprocessors in 2005 and phased out in 2016 whereby microarchitecture changes were in-sync with their process shrink. Under the tick-tock scheme roughly every 12-18 months the Intel alternated between...

en.wikichip.org

Intel Drops Tick-Tock Strategy Once and For All - Now Aims at Process, Architecture and Optimization, 3 Year Cadence

Intel has seemingly dropped their Tick-Tock strategy which is the process of offering a new node (Tick) followed by a new architecture (Tock) during a two year time frame.

wccftech.com

- Schon 10 nm+ war in der alten Tick-Tock-Roadmap, auf die du dich bei deinen Zeitangaben stützt, überhaupt nicht vorgesehen, von 10 nm++ ganz zu schweigen. Tiger Lake hätte da nie als Shrink gezählt und im folgenden P/A/O-Schema war er immer O. Oder eher O+/O²/Ohnowestillgotno7.

ich beziehe mich eigentlich immer auf die ursprünglichen 2 Jahresschritte die geplant waren bis 7nm und beyond. Und darüber habe ich die mir bekannten Codenamen gelegt.
Demnach war also
2015 Skylake
2016 Cannon Lake (10nm)
2017 Ice Lake 10nm + neue Architektur
2018 XXX Lake in 7nm geplant (und das ist dann Tiger Lake der was auch immer Cove heute geworden)

- Cache, µOp-Cache, TLBs. Decoder, Backend-Puffer und Load um 50 Prozent ausgebaut; ALUs und Adress um 25 Prozent; Scheduler, Ausführungsports um 20 Prozent – ich weiß nicht, was wo du die Grenze zu "im Prinzip die gleiche Architektur" ziehst, aber wären für dich auch Summit Ridge und Raphael die gleiche CPU?

[PLUS] Alder Lake analysiert: Thread Director, DDR5, PCI-Express 5 und mehr

PCGH Plus: Intel plant Großes und hat bereits jetzt die kommenden Architekturen vorgestellt. PCGH analysiert Alder Lake.

www.pcgameshardware.de

mea culpa, ich bin bislang tatsächlich von marginaleren Änderungen ausgegangen.
Wie sieht es IPC mäßig aus zwischen Rocket und ALder Lake?

- Wie gesagt: Ich habe noch 150 MiB Präsentationen vor mir. Die erste Slide verspricht eine "new p-core architecture", aber das Redwood-Cove-Blockdiagramm sieht aus, wie von Golden Cove kopiert. Mal sehen. Vielleicht auch eine Frage des Bezugspunkts – es sieht aus wie eine Kopie des Golden-Cove-Vollausbaus. SPR-Niveau wäre aus Enduser-Sicht schon ein Schritt gegenüber ADL/RPL.

ok gut, das erklärt dann die Verwirrung und den nicht vorhandenen IPC Sprung vielleich, bzw das Statement gegenüber CB. Die PPTs kenne ich auch, aber die Architekturverbesserungen der neuen Coves ist bei mir im Hirn eher auf das neue Herstellungsverfahren und damit neue Möglichkeiten eingespeichert, als tatsächliche Änderungen an der Kernarchitektur. Mal schauen, Intel wird ja im Dezember dann nochmal ein bisschen was dazu sagen

- Tiger-Lake-Folien: Ich hätte nicht gesagt, dass ich nichts finde, wenn ich nicht vergeblich gesucht hätte. Selbst die ältesten Tiger-Lake-Gerüchte in Textform sind schon PAO, dementsprechend auch 10 nm und nicht Tick Tock,

siehe oben, ich dürfte den Namen Tiger Lake in meinem Hirn zu den bekannten Folien ergänzt haben die noch im 2 Jahres-Takt neue Prozesse gesehen haben

offizielle Folien folgten lange später. Das älteste, was ich finden konnte, was eine 2016er Gerüchte-Auswertung von guru3d. Damals wusste man noch nichts von Sunny Cove, sortierte Tiger Lake relativ zu Ice Lake aber bereits wie Kaby Lake zu Skylake ein, also als Willow-Cove-Rebrand ganz ohne Neuerungen.

ah interessant. Nein ich hab das eher noch früher gesehen, bzw. existiert die mir zurechtgesponnenene (s. oben) Variante schon länger, denn ich war 2014 sicher mir nicht Skylake oder Ice Lake zu holen, sondern den Nachfolger (und ich bilde mir jetzt einfach grad fest ein, dass mir vor 10 Jahren schon bekann war dass der Ice Lake Nachfolger in 7nm Tiger Lake sein wird... aber offenbar irre ich mich grad

 

[PCGH_Torsten]

Ja, den 2-Jahres-Rhythmus hattest du schon richtig in Erinnerung. Er ging halt nur nie so weit. Und ehrlich gesagt: Seine Planungen haben auch nicht so früh angefangen, wie Intel gerne suggerierte, und in der Mitte wurde er nicht wirklich eingehalten. Real los ging erst mit dem Penryn-"Tick". Alles davor wurde rückwirkend zu Ticks & Tocks erklärte, weil es ganz gut passte. Der erste geplante Takt war somit der Nehalem-"Tock" – und der wurde nicht vollendet, die Einsteiger-CPUs erschienen nie. Dafür kam der Gulftown-Tick ohne Mittel-/Oberklasse. Erst Sandy Bridge ("Tock") war wieder eine komplette Familie, aber eh da alle Ausbaustufe bis EX zu haben waren, gingen mehr als zwei Jahre seit Nehalem ins Land. Ivy Bridge und Haswell folgten dann im Mainstream mit 14-15 statt 12 Monaten Abstand, bis zu 18 Monaten im HEDT. Broadwell war dann wieder komplett unvollständig und alles ab Skylake ist Geschichte. Eine Uhr mit der Ganggenauigkeit von Intels "Tick Tock" hätte man also direkt weggeworfen und bei allen Versuchen, auf Basis des Schemas mehr als 1-2 Generationen in die Zukunft zu blicken, sollte man als das betrachten, was sie waren: Extrapolationen anhand von Marketing-Folien. Die Techniker waren zwar angehalten, diese Versprecher zu erfüllen, hinkten diesem Ziel aber schon lange vor dem 10-nm-Desaster hinterher.

Wie gesagt: Als ich 2015 auf Skylake-Launch-Events war, wurde Ice Lake von niemandem mehr für 2017 erwartet, sondern frühestens 2018. Ich erinnere mich noch Diskussionen zwischen Asus-Personal und Journalisten, ob/wann FIVRs zurückkommen, aber Codenamen jenseits von Cannon und Ice waren damals noch kein Thema. Ebensowenig Fertigungsprobleme, das waren also zeitliche Einschätzungen zum normal-realen Tick-Tock-Ablauf. Intel-intern wird man sich also erst recht darüber im klaren gewesen sein, dass das mit 10 nm in 2016 nichts wird und dürfte Planungen für den ersten Shrink in 7 nm frühestens auf 2019, vielleicht 2020 gelegt haben. Was immer noch verdammt gut gewesen wäre, wäre man bedenkt, dass der seinerzeit von AMD eingekaufte TSMC "N7" nur zu 10-nm-IRTS-Klasse gehört. Stattdessen kommt entsprechende Intel-Technik jetzt erst diesen Dezember und das auch nur Mobile-only – keine fünf, aber immer noch drei bis vier Jahre Verzögerung gegenüber der realen Tick-Tock-Planung.

P.S.:
Ich habe außer dem Shrink auch nichts gesichertes zu Redwood Cove mehr gefunden. Dass die zweite AVX512-Pipe für Heimanwender kommt, glaub ich nicht. Mangels Unterstützung durch die E-Cores kann Meteor Lake sowieso kein aktives 512 haben und Intel hat an keiner Stelle dramatische SIMD-IPC-Gewinne erwähnt, obwohl die eigentlich jeden Strohhalm greifen. Das einzige, was einmal (exakt einmal) erwähnt wurde, waren "Cache improvements" ohne weitere Details. Vielleicht haben sie ja was am L3 gemacht. Aber die P-Kerne selbst scheinen wohl ein simpler Shrink zu sein – oder jemand hält absichtlich den Deckel auf dem SIMD-Thema, um am 14.12. nochmal mit Benchmarks zu überraschen. Was unsere werten Mitbewerber aber scheinbar übersehen haben, ist der neue Scheduler bei Crestmont. Die MTL-E-Cores sind jetzt mehr auf MT-Performance und weniger auf Energiersparen ausgelegt (das übernimmt ja die Low-Power-Insel) und durchgängig 6-Wide. Würde in Szenarien, wo alles andere flüssig arbeitet, bis zu 20 Prozent mehr IPC bringen.

Frage in die Runde an der Stelle: Hat mal jemand einen Architektur-Codenamen zu Granite Rapids gehört? Irgendwie klafft da eine Lücke im sonst schon ziemlich guten Informationsstand. Wenn dieser Architektur-Ableger in Intel 3 keinen eigenen Namen hat, würde das die Anwesenheit von Xeon-Technik in den "Redwood Cove"-Schemata am sinnvollsten erklären.