AMD und Globalfoundries: Neues Wafer Supply Agreement gibt AMD mehr Freiheiten

[PCGH-Redaktion]

Jetzt ist Ihre Meinung gefragt zu AMD und Globalfoundries: Neues Wafer Supply Agreement gibt AMD mehr Freiheiten

AMD und Globalfoundries haben ein weiteres Abkommen über die Abnahme von Wafern geschlossen, das die beiden Unternehmen weiter voneinander löst. Bis 2024 soll AMD rund 1,6 Milliarden US-Dollar an Globalfoundries zahlen und dafür entsprechende Wafer erhalten. Der langjährige Exklusivitätsanspruch von Globalfoundries ist durch das Abkommen dafür endlich hinfällig.

Bitte beachten Sie: Der Kommentarbereich wird gemäß der Forenregeln moderiert. Allgemeine Fragen und Kritik zu Online-Artikeln von PC Games Hardware sind im Feedback-Unterforum zu veröffentlichen und nicht im Kommentarthread zu einer News. Dort werden sie ohne Nachfragen entfernt.

Zurück zum Artikel: AMD und Globalfoundries: Neues Wafer Supply Agreement gibt AMD mehr Freiheiten

 

[RawMangoJuli]

"Dabei ist schon jetzt fraglich, was AMD 2024 noch mit den 12- und 14-nm-Wafern von Globalfoundries anfangen will"

Xilink FPGAs

 

[Technologie_Texter]

Warum sollte das 2024 für I/O nicht mehr reichen?

 

[takan]

Warum sollte das 2024 für I/O nicht mehr reichen?

höhere bandbreiten mit ddr5 und mehr cores und io vom chip selbst?

 

[DARPA]

I/O skaliert relativ schlecht mit Shrinking. Da braucht man keinen top notch Prozess.
Außerdem spielt die Fertigung für die Eigenschaften des Chips nicht direkt eine Rolle.
Und im I/O Die sind keine Rechenkerne.

 

[Technologie_Texter]

höhere bandbreiten mit ddr5 und mehr cores und io vom chip selbst?

Was genau ist deine Frage?

 

[Opprobrium]

Und im I/O Die sind keine Rechenkerne.

Was soll da sonst drinnen sein?

 

[perupp]

Was für ein schmarrn hier im Artikel geschrieben wird, unfassbar...
Die Ryzen 3000 und 5000 haben beide 7nm Cores von TMSC
Und der IO Die kommt bei beiden von GF

Warum sollte das 2024 für I/O nicht mehr reichen?

Diese Aussage finde ich auch sehr Fraglich

 

[Khabarak]

Was soll da sonst drinnen sein?

Na, der Name sagt es schon I/O Die... also Verbindungen nach außen.
Das hat nichts mit Rechenkernen zu tun, sondern mit nur schlecht schrumpfbaren Kommunikationsschnittstellen, wie Anbindung an PCIe, RAM, SATA, USB...

 

[malajo]

Ein älteres Bild von FAB1 hattet ihr wohl nicht?, da fehlt das komplette Annex...

 

[Opprobrium]

Das hat nichts mit Rechenkernen zu tun, sondern mit nur schlecht schrumpfbaren Kommunikationsschnittstellen, wie Anbindung an PCIe, RAM, SATA, USB...

Und wie steuert das i/O das ganze? Wohl durch eine Steuereinheit/Chipsatz die auch Strom benötigt.

 

[DARPA]

Wir meinen den Unterschied zwischen Logik und Analog Funktionen.

 

[Khabarak]

Und wie steuert das i/O das ganze? Wohl durch eine Steuereinheit/Chipsatz die auch Strom benötigt.

Dieser Reddit Thread sagt es ganz gut - auch wenn I/O generell keine Rechenkerne nach Art der X86 hat:

Eingebundener Inhalt

Reddit

www.reddit.com/r/Amd/comments/aegqd1

An dieser Stelle findest du externe Inhalte von Reddit. Zum Schutz deiner persönlichen Daten werden externe Einbindungen erst angezeigt, wenn du dies durch Klick auf "Alle externen Inhalte laden" bestätigst: Alle externen Inhalte laden Ich bin damit einverstanden, dass mir externe Inhalte angezeigt werden. Damit werden personenbezogene Daten an Drittplattformen übermittelt.
Für mehr Informationen besuche die Datenschutz-Seite.

Für I/O braucht man unglaublich viele Verbindungen nach draußen. Die gehen auf einem Die realistisch nur an den Außenkanten.
Für jede PCIe Lane, jede Datenleitung beim RAM etc. braucht man einen Anschluss an das I/O. Das alles kostet halt tierisch viel Platz an den Außenkanten. Du kannst also innen gern schrumpfen, was du willst, die Verbindungspunkte nach außen kannst du nicht schrumpfen, weil du da bestimmte Mindestabstände einhalten musst, um dir die Signale nicht zu versauen.

 

[PCGH_Torsten]

Das Silizium von Prozessoren wird seit langem in der Fläche kontaktiert, da nutzt niemand mehr auf die Kanten beschränktes Wirebonding. Das I/O-Einheiten trotzdem meist am Rand platziert werden, ist eine Optimierung der Leitungsführung: Das dickere, externe Ende einer I/O-Einheit muss mit niemandem anderen innerhalb des Chips kommunizieren, also kann es ganz nach außen. Dort zum Beispiel eine ALU zu platzieren, der Verbindungen zu vielen anderen Einheiten aufrecht erhalten muss, wäre schwieriger. Je nach verwendeten Schnittstellen ist es außerdem von Vorteil, deren Kontakte großflächig zu verteilen, um Übersprechen zu verhindern, was im engen Zentrum des Kontaktfeldes naturgemäß schwerer ist.

Für einen reinen I/O-Chip gilt all das aber nicht, da er nicht zwischen verschiedenen Einheiten optimieren kann. Hier zählen nur zwei Aspekte: Aufgrund zum Teil großer Stromstärken können die eigentlichen I/O-Ports unabhängig von der Fertigung nicht unbegrenzt miniaturisiert werden und deutliche Einsparungen an der Chip-Fläche führen zu höheren Kosten im Package, um den feineren Pitch zu kontaktieren. Beides führt zu deutlich weniger Einsparungen bei einem Node-Wechsel, aber natürlich bleiben dessen höhere mm²-Kosten in vollem Umfange erhalten, sodass sich eher alte Prozesse in abgeschriebenen Fabs lohnen, während die Integration zusätzlicher Controller-Logik ohne eigene Ausgabeeinheit (Port-Sharing, teilintegriertes LAN, WLAN, Cryptographie-Co-Prozessoren, etc.) sehr günstig möglich ist.