AMD Ryzen mit 3D Vertical Cache Technology: Huckepack 64 MiB pro CCD

Der 5800X ist schneller und hat PCIe 4.0. Sollte doch als Existenzberechtigung reichen (zumindest ist das mehr als 90% aller Intelcpus als Differenz bieten)
Wieso sollte der 5800X (im ECO-Mode, ohne ECO-Mode ist der 5800X eine ziemlich dumme CPU) schneller sein? Cezanne und Vermeer sind sehr verwandt, Cezanne ist aber monolithisch und das sollte unterm Strich für genügend mehr DRAM-Performance sorgen, als dass der kleinere Cache und der geringere Takt in etwa ausgeglichen wird. In der Vergangenheit sah es ja auch so aus.

Aber ja, natürlich hast du mit dem Seitenhieb gegen Intel voll ins Schwarze getroffen. Den Spott haben sie verdient.
 
Ich habe noch nicht ganz verstanden wie jetzt die Schichtung sein soll. Normalerweise ists ja so, richtig?
Heatspreader -> dickes, dummes Silizium, darauf: -> dünne Schicht die rechnet -> Substrat

Dem Bild aus der Präsentation nach wäre der Cache jetzt auf der dünnen Schicht die rechnet aufgetragen, aber irgendwie ergibt das für mich keinen Sinn, weil sie dann zwischen Substrat und CPU liegen würde und auch das strukturelle Silizium durchkontaktiert werden müsste. Dafür gäbs aber keine Temperaturprobleme, da die CPU-Kerne weiterhin nur durch ihr eigenes Silizium vom Heatspreader getrennt sind. Resultat:
Heatspreader -> nicht ganz so dickes, dummes Silizium, darauf: ->dünne Schicht die rechnet -> Cache -> Substrat

Alternativ würde der CPU-Die extrem dünn geschliffen und durchkontaktiert, der Cache also an seine "Rückseite" gepackt:
Heatspreader -> nicht ganz so dickes, dummes Silizium, darauf: -> Cache -> dünne Schicht die rechnet-> Substrat
Klingt einfacher zu bauen da der Cache nur mit der CPU aber nicht dem Sockel verbunden werden muss, hat aber eher Temperaturprobleme und entspricht nicht der Folie.

Was davon ist gemeint?
 
So wie ich das verstehe, sitzt der L3 Cachedie direkt auf dem L3 des Zen 3 CCD und erweitert damit den L3 nach oben.
Der L3 wird sozusagen 3D. Es geht nicht mehr nur hin und her, sondern auch nach oben. Und wer sagt, dass es bei einem Cachedie bleiben soll, da geht noch was. Bin wirklich beeindruckt!
 
Wieso sollte der 5800X (im ECO-Mode, ohne ECO-Mode ist der 5800X eine ziemlich dumme CPU) schneller sein? Cezanne und Vermeer sind sehr verwandt, Cezanne ist aber monolithisch und das sollte unterm Strich für genügend mehr DRAM-Performance sorgen, als dass der kleinere Cache und der geringere Takt in etwa ausgeglichen wird. In der Vergangenheit sah es ja auch so aus.
Weil das genau der Fall war mit Renoir vs Matisse. Gut Rennoir hatte nur 1/4 des Caches, ich glaube aber nicht, dass Cezanne das Niveau von Vermeer erreicht.

Edit: Hier hat einer ein Video zum 5700G gepostet
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AMD Ryzen 7 5700G 4.7GHz OC AMD Ryzen 7 5800X 4.7GHz OC PNY GeForce RTX 3090 24GB XLR8 RAM: 32GB (2x16) DDR4 3600MHz CL16
 
Zuletzt bearbeitet:
Wenn der dann noch in aktuelle Boards passt, nehme ich das Upgrade zu einem 3700X gerne mit und schleppe das ganze System so dann wieder eine gefühlte Ewigkeit mit mir herum, bis wegen dann neuen Konsolen wirklich wieder wichtige Upgrades nötig werden. :-)
 
Das ganze auf nem 8 Kerner und lauffähig auf B450 und mein 2600X im Wohnzimmerrechner hätte seinen Abflug. Die Leistungsdistanz zu jetzigen 8 Kernen in Relation zum Preis läst meine Finger derzeit absolut nicht jucken ... Kosten versus Nutzen und so ....
 
Aber mein Ryzen 3700x sollte doch auch 8 Jahre halten, so wie mein alter i5 2500K es tat. :ugly:

Die legen ja echt ein ganz schönes Tempo hin, Wahnsinn.

Ja ne, wenn die Konsolen 5-6 Jahre halten und zwischenzeitlich auch wieder ein Upgrade erhalten und Spiele optimiert werden, dann sollte man vermutlich über ein Upgrade auf einen Zen 3+ 12 Kerner nachdenken, wenn der noch passt.
Ich würde mir den aber auch erst im Abverkauf dann besorgen, wenn der wirklich günstig zu haben ist, weil alle schon Zen 4 haben (wollen).
Denn Zen 4 muss ja alles neu sein, und das wäre mir dann erst einmal wesentlich zu teuer.
Vor Zen 5 wird das bei mir nichts, wenn überhaupt.
Ich würde mich möglichst bis zur nächsten Konsolengeneration wieder hinretten wollen.
Es ist aber auch die Frage, wie sich die Grafikkartenpreise über die nächsten Jahre entwickeln.
Wenn dort Upgrades nicht mehr alle 2-3 Jahre preislich möglich bzw. sinnvoll sind, brauche ich mit dem Prozessor ja auch nicht mehr nachziehen.
Dann werden halt keine aktuellen Blockbuster mehr gekauft, nur noch vom Grabbeltisch für unter 10 Euro, wenn man erst Jahre später die Möglichkeit dazu hat, diese auch auf High mit hoher Bildrate vernünftig zu genießen.
 
Ich finde diese Entwicklung nicht nur aus technischer, sondern auch als betriebswirtschaftlicher Sicht sehr interessant.

Damit kann AMD Anfang 2022 mit bereits erprobter 7nm-Technik (oder ggf. in 6nm - ist ja designkompatibel) vergleichsweise simpel eine Zen3-Refresh-Generation auf den Markt bringen als Konter für Alder Lake, die den üblichen Leistungszuwachs von 10-20% bringt und keinen neueren Prozess benötigt. Gerade bei 5nm dürfte 2022 erstmal fast alles an Apple gehen. Bei 7nm hingegen kann AMD ja gerüchteweise bis dahin auf erheblich größere Kapazitäten zugreifen als bislang. Somit vermeidet man einen Engpass und kann die Investition in diesen Prozess (Masken etc.) noch erheblich länger nutzen und die spärlichen 5nm-Kontingente für Produkte verwenden, die diesen dringender benötigen. (Ich denke da an Grafikarten, mobile APUs für Ultrathins und dergleichen, da dort ja deutlich näher an den thermoelektrischen Grenzen operiert wird, wie bei einer 65-140 Watt Desktop-CPU.)

Gleichzeitig kann damit das noch bis 2024 laufende Wafer Supply Agreement mit Globalfoundries gut bedient werden, wonach ja AMD noch Silizium im Wert von 1,6 Milliarden USD abnehmen muss, um Strafzahlungen zu vermeiden. Schließlich werden für die hypothetischen Ryzen 6000 dann immer noch I/O-Dies von GF in 12/14nm benötigt. (Link für Interessierte.)

Wirklich smart gelöst das Ganze, wenn ihr mich fragt.
 
AMD hat den extra Cache nur für 12 und 16 Kerner angekündigt, also vorerst sicher kein 6 und 8 Kerner.
AMD hat auch schon gezeigt, es wird des öfteren auch >>10% sein.
Ich gehe davon aus, dass es sogar im Mittel bei 20% in Gaming Workloads liegt, wenn man "richtig" testet.
 
Zuletzt bearbeitet von einem Moderator:
Das sollte kein Problem sein, wenn AMD damit geplant haben sollte.
Im Endeffekt ist das CCD ja nur ein Baustein, der mit IF an den IOD angebunden wird. Hat der neue IOD das selbe Protokoll oder ein Fallback, dann wäre auch ein neuer IOD mit alten Chiplets möglich (wenn Zen 3 geht, würde wohl auch Zen 2 gehen).

Was auch interessant wird, mehr Cache heißt wohl auch potentiell schlechteres OC, oder? Cachetakt = Coretakt, oder hängt das am Uncore=IF? Core OC verändert die Cachelatenz und Bandbreite

Große Caches erschweren Übertakten massiv, weil einfach die Wahrscheinlichtkeit für einen zu lahmen Transistor exponentiell steigt. Aber der L3 gehört zum Uncore-Bereich; L2, L1 und die eigentlichen Recheneinheiten werden also nur durch die schlechtere Kühlung beeinflusst.


Prinzipiell schon - aber es gibt erschreckend viele Programme da draußen, die nur 5 MB groß sind und 3 MB Daten verarbeiten (beispielsweise ein Audioconverter der Wavs in MP3 oder FLAC oder sonstwas konvertiert). Die sind mit nem 512 MiB-Cache nicht schneller als mit 16 MiB. ;-)

Wie gesagt ich tippe auch auf etwa +10% im Mittel, man sollte nur halt beachten dass viele Programme von sowas Null profitieren und manche sehr wenige dagegen extrem.

Noch viel wichtiger sind die Programme, deren Ausführungsdatei zwar 5 bis 20 MiB groß ist und deren zu bearbeitende Dateien ettliche 100 bis einige GiB messen und gar nicht oder nicht in enger zeitlicher Folge mehrfach benötigt werden. Dazu gehören gerade En- und Transcoder, aber mit etwas Pech auch Spiele – 64 MiB extra Cache zahlen sich ausschließlich für Daten aus, die
- schon einmal geladen wurden
- noch einmal benötigt werden
- und bei denen zwischen beiden Ereignissen maximal 60 MiB anderer Daten benötigt wurden
Eine neue Textur muss dagegen weiterhin vom Laufwerk geholt werden, die Zwischenspeicherung eines fertig codierten, nicht mehr benötigten Medienschnipsel hat auch künftig keinen Nutzen und die KI-Routine von NPC X erst nach einer Millisekunde (=1/10tel Frame bei 100 Fps) reger Arbeit mit anderen Daten erneut benötigt wird, wurde sie auch aus dem großen Cache längst wieder rausgespült. Gallatin konnte meiner Erinnerung nach 5 bis 20 Prozent aus seinem um 200 Prozent gegenüber Northwood vergrößerten Cache holen. Das würde ich als Maximum für die Erwartungen an ein +100-Prozent-Upgrade für Zen 3 in Spielen sehen.


Ich habe noch nicht ganz verstanden wie jetzt die Schichtung sein soll. Normalerweise ists ja so, richtig?
Heatspreader -> dickes, dummes Silizium, darauf: -> dünne Schicht die rechnet -> Substrat

Dem Bild aus der Präsentation nach wäre der Cache jetzt auf der dünnen Schicht die rechnet aufgetragen, aber irgendwie ergibt das für mich keinen Sinn, weil sie dann zwischen Substrat und CPU liegen würde und auch das strukturelle Silizium durchkontaktiert werden müsste. Dafür gäbs aber keine Temperaturprobleme, da die CPU-Kerne weiterhin nur durch ihr eigenes Silizium vom Heatspreader getrennt sind. Resultat:
Heatspreader -> nicht ganz so dickes, dummes Silizium, darauf: ->dünne Schicht die rechnet -> Cache -> Substrat

Alternativ würde der CPU-Die extrem dünn geschliffen und durchkontaktiert, der Cache also an seine "Rückseite" gepackt:
Heatspreader -> nicht ganz so dickes, dummes Silizium, darauf: -> Cache -> dünne Schicht die rechnet-> Substrat
Klingt einfacher zu bauen da der Cache nur mit der CPU aber nicht dem Sockel verbunden werden muss, hat aber eher Temperaturprobleme und entspricht nicht der Folie.

Was davon ist gemeint?

Bisheriger Aufbau:
Substrat - Chip mit dünner Schicht Cache (und weiter außen auch mir Recheneinheiten) drauf - Heatspreader
Neuer Aufbau:
Substrat - dünner Chip mit dünner Schicht Cache (und weiter außen auch mir Recheneinheiten) drauf - dünner Chip mit dünner Schicht extra Cache drauf - Heatspreader

Im Prinzip kann man die Dicke der Transistoren auf dem Silizium vernachlässigen: Bislang hatte man einen Siliziumchip mit Cache und Recheneinheiten drauf. Der wird jetzt soweit abgeschliffen, dass oben auf ihn drauf noch ein zweiter, ebenfalls dünnerer Chip mit zusätzlichem Cache bei gleichbleibender Gesamhöhe bleibt.


Der 5950X (~6.300 Stück) kommt zumindest bei Mindfactory auf ca. ein Drittel der Stückzahlen eines 5600X oder 5800X (jeweils ~20.000 Stück). Ob man da wirklich noch von "wenig mehr als ein Halo-Produkt" sprechen kann? ^^

Ich wüsste nicht, wie CPUs im Hersteller-Verkaufswert von vielleicht 3-4 Millionen Dollar, verteilt über gut zwei Quartale, die Aussage einschränken sollten, dass AMD seine rund 7-8 Milliarden Dollar Umsatz im gleichen Zeitraum mit was anderem gemacht haben muss. Wenn du wissen willst, womit das große Geld verdient wird, dann musst du Dell, Lenovo oder HP fragen, aber nicht einen Shop für preisbewusste Bastler in einem der reichsten Märkte der Welt. Wenn Mindfactory-Zahlen irgendwas mit der Gesamtlage zu tun hätten, würde AMD ja mehr Gewinn als Intel machen.
 
Einige Gedanken von mir dazu @DeiNaGoN:

>> "Ich finde diese Entwicklung nicht nur aus technischer, sondern auch als betriebswirtschaftlicher Sicht sehr interessant."
Mittlerweile ist das in der Hinsicht schon kalter Kaffee ;-), hier wird lediglich ausgeführt und umgesetzt, d. h. das ist schon seit 2018 bei AMD in der Planung und letzten Endes führt auch kein Weg an einer derart optimierten Fertigung vorbei. Beispielsweise Hauptkonkurrent Intel demonstrierte schon 2019 mit Lakefield ein komplexeres Foveros-Design (als fertigs Produkt etwa Mitte 2020 *) und brachte das jetzt mit Xe-HPC gar in geradezu schwindelerregende Höhen, denn was die da zusammengesetzt haben ist schon absolut extrem nach aktuellem Entwicklungsstand. Zudem sind entsprechende Entwicklungen bei Intel ja gleichermaßen bekannt: Rapor Lake wird einen "Game Cache" haben, Sapphire Rapids (noch in 2021) hat bis zu 64 GiB HBM2 on-package und ist ein EMIB-MCM und von Meteor Lake ist ebenso bekannt, dass das ein MCM ist, möglicherweise gar ein komplexeres Foveros-Design, denn mit dem erweiterten Cache in Raport Lake wird man den in Meteor Lake sicherlich nicht zurückbauen. Und an der GPU-Front sieht es nicht anders aus. Xe-HCP scheint Packaging-technisch derzeit allem Bekannten deutlich voraus zu sein, aber auch an der "normalen" Consumer-Front scheint es sich nun zumindest teilweise in Richtung MCM zu bewegen, sowohl bei nVidia wie auch AMD und von Intels Xe-HP ist schon lange bekannt, dass das ebenfalls ein MCM-EMIB-Design ist, d. h. man könnte erwarten, dass der HPG-Nachfolger "Elasti" auch eine MCM-Consumer-GPU werden wird (vorgesehen bereits für 2023).
Wärend das Baukastenprinzip bisher beim Logikdesign galt wird es nun auf einer höheren Ebene bei gefertigten Chipkomponenten angewendet, die 2D/3D angeordnet werden, was auch zwingend notwendig ist, denn die immer größer, komplexer werdenden Chips würden sonst immer teuerer werden, da eine fehlerfreie Fertigung zunehmend problematischer und damit immer weniger wirtschaftlich werden würde.

*) AMD dagegen wird erst 2022 (ggf. Ende Feb. oder im März) mit Produkten in den Markt kommen, da die Fertigung nach deren Aussage erst zum Jahresende hin anlaufen soll. Weiterhin wird es auch erst einmal nur den 5900X und den 5950X in gepimpter Version geben. Zudem darf man annehmen, dass die Chips ein gutes Stück mehr kosten werden, da neben dem aufwändigen Stacking/Packging nun auch noch mehr Wafer-Fläche pro Chip benötigt wird. (Für die beiden großen CPUs werden nun etwa +42 % mehr Wafer-Fläche im N7 benötigt.)

>> "die den üblichen Leistungszuwachs von 10-20% bringt"
AMD stellte im best case 15 % in Aussicht, d. h. man kann gemittelt von 10 %, vielleicht knapp mehr ausgehen. Mache Workloads haben gar nur geringe Cache-Abhängigkeiten, einie wenige aber auch höhere, so bspw. eine Zip-Kompression, so schon damals zu beobachten bei Intels Core i7-5775C mit 128 MiB eDRAM als L4.
Zudem ungeklärt ist noch die Frage, wie diese stacked Chips sich bzgl. Thermals und Takt verhalten. Da anscheinend weiterhin der N7 verwendet wird und das CCD wohl nicht auf den N6 wechselt, wäre es wohl der best case, wenn das Taktverhalten unverändert bleibt. Es könnte aber auch sein, dass die Chips geringfügig konservativer konfiguriert werden müssen.

Der Gerüchteküche zufolge wird AMD diese Zugewinne jedoch auch benötigen, denn ADL sagt man bis zu +20 % IPC und im best case die doppelte MultiThread-Performance nach. Zudem wäre es hier extrem abwegig als Vergleichsbasis weiterhin einen 2015er-Skylake anzunehmen, auch wenn so mancher das für plausibel halten würde oder sich aus zweifelhaften Gründen wünschen mag.
Vermutlich kann sich AMD also keine Ruhepause gönnen, sondern muss hier am Ball bleiben, da das Terrain wieder schwierieger zu werden beginnt für sie mit dem langsamen Ausklingen der Fertigungskrise bei Intel.

>> "Gerade bei 5nm dürfte 2022 erstmal fast alles an Apple gehen."
Nicht mal Ansatzweise, denn dafür ist nicht einmal Apples Volumen hoch genug, zumal TSMC seine 5nm-Kapazitäten beträchtlich ausbaut, die Ende 2021 bereits nahezu so hoch sein werden wie die 7nm-Kapazitäten.

>> "Bei 7nm hingegen kann AMD ja gerüchteweise bis dahin auf erheblich größere Kapazitäten zugreifen als bislang."
Da ändert sich bei AMD nichts, da das schon alles früh in 2020 gebucht wurde und es hier keine überraschenden Änderungen wie den Wegfall von HiSilicon gibt. AMDs Auftragsvolumen für 2021 soll bei etwa 4,7 Mrd. US$ liegen bei TSMC (immerhin +41 % ggü. 2020). Die Topkunden nVidia, Broadcom, Qualcomm, MediaTek werden alle umfangreich 7nm-Kapazitäten und kleiner benötigen (sowie viele kleinere (ARM-)Kunden) und ebenso auch Intel, die für 2021 angeblich umfangreiche Kontingeten im N6 gebucht haben und deren Auftragsvolumen bei TSMC für 2021 auf etwa 3,7 Mrd. US$ geschätzt wird, was relativ gesehen immens ist, wenn man bedenkt, dass Intel in diesem Jahr gesichert nur einen sehr kleinen Teil seines Portfolios dort fertigen lässt.

>> "und die spärlichen 5nm-Kontingente für Produkte verwenden, die diesen dringender benötigen."
In 2022 ist bei AMDs APUs der N6 der Stand der Dinge (das wurde übrigens schon im 2HJ20 geleakt und scheint sich nun offensichtlich zu bestätigen). Zen4-APUs, möglicherweise in 5nm, wird es erst in 2023 geben. 5nm für Consumer-GPUs sind auch nicht zwangsweise gesetzt, schlicht weil das teuer für AMD ist und die in dem Markt einen schweren Stand haben. Denkbar wäre das, ebenso möglich wäre jedoch auch nur ein Wechsel auf den N6 um mit höherer Marge operieren zu können. Der N5 wäre eher für eine Design wie CDNA2 wahrscheinlicher, da sich hier aktuell die Kosten besser einpreisen lassen.

>> "wonach ja AMD noch Silizium im Wert von 1,6 Milliarden USD abnehmen muss, um Strafzahlungen zu vermeiden."
Die Aussage bzgl. der Strafzahlungen ist reine Spekulation. AMD hat die genauen Details des Vertrages nicht offengelegt, insbesondere die minimal zugesicherten Abnahmemengen. In ihrem 8-K weisen sie aus: "The Company currentlyestimates that it will purchase approximately $1.6 billion of wafers from GF for years 2022 to 2024 under the A&R Seventh Amendment." Man schätzt also lediglich, dass man in dem Zeitraum um die 1,6 Mrd. US$ für Wafer ausgeben wird, mehr nicht. Hier ist man den Shareholdern ggü. verplichtet eine realistische Abschätzung abzugeben und nicht etwa eine Minimalabschätzung auf Basis einer vertraglich definierten Mindestabnahmemenge, die dann später möglicherweise deutlich überschritten wird.
Wenn die Mindestabnahmemenge bspw. bei gerade mal 1 Mrd. US$ festgelegt wurde und sich für AMD später eine Gelgenheit anderswo ergibt ...

Darüber hinaus, was in 2022 - 24 von GloFo bezogen wird, wird man abwarten müssen. Wenn der IOD schrittweise auf etwas wie einen N6 umzieht, wird GloFo bald nur noch Chipsätze für AMD fertigen. Entsprechendes kann man vermutlich für 2024 schon gesichert annehmen, denn dass man etwas in der 4/3nm-Range dann noch mit einem 12nm-IOD kombiniert, dürfte eher unwahrscheinlich, weil hinderlich sein.
 
Zuletzt bearbeitet:
Große Caches erschweren Übertakten massiv, weil einfach die Wahrscheinlichtkeit für einen zu lahmen Transistor exponentiell steigt. Aber der L3 gehört zum Uncore-Bereich; L2, L1 und die eigentlichen Recheneinheiten werden also nur durch die schlechtere Kühlung beeinflusst.
Hat der L3 Cache bei Zen 2/3 eigentlich eine eigene Clock-Domain? Man kann ja zumindest im UEFI nichts dergleichen einstellen.
 
Ich frage mich gerade,wie sich diese Siliconschicht auf dem Prozessor auf die Wärmeleitfähigkeit auswirkt zum CPU-Headspreader?Und dann ist da noch die frage wie haltbar ist solche eine Structural Silicon bei der Wärmeentwicklung auf längere sicht?
 
Einige Gedanken von mir dazu @DeiNaGoN:

>> "Ich finde diese Entwicklung nicht nur aus technischer, sondern auch als betriebswirtschaftlicher Sicht sehr interessant."
Mittlerweile ist das in der Hinsicht schon kalter Kaffee ;-), hier wird lediglich ausgeführt und umgesetzt, d. h. das ist schon seit 2018 bei AMD in der Planung und letzten Endes führt auch kein Weg an einer derart optimierten Fertigung vorbei. Beispielsweise Hauptkonkurrent Intel demonstrierte schon 2019 mit Lakefield ein komplexeres Foveros-Design (als fertigs Produkt etwa Mitte 2020 *) und brachte das jetzt mit Xe-HPC gar in geradezu schwindelerregende Höhen, denn was die da zusammengesetzt haben ist schon absolut extrem nach aktuellem Entwicklungsstand. Zudem sind entsprechende Entwicklungen bei Intel ja gleichermaßen bekannt: Rapor Lake wird einen "Game Cache" haben, Sapphire Rapids (noch in 2021) hat bis zu 64 GiB HBM2 on-package und ist ein EMIB-MCM und von Meteor Lake ist ebenso bekannt, dass das ein MCM ist, möglicherweise gar ein komplexeres Foveros-Design, denn mit dem erweiterten Cache in Raport Lake wird man den in Meteor Lake sicherlich nicht zurückbauen. Und an der GPU-Front sieht es nicht anders aus. Xe-HCP scheint Packaging-technisch derzeit allem Bekannten deutlich voraus zu sein, aber auch an der "normalen" Consumer-Front scheint es sich nun zumindest teilweise in Richtung MCM zu bewegen, sowohl bei nVidia wie auch AMD und von Intels Xe-HP ist schon lange bekannt, dass das ebenfalls ein MCM-EMIB-Design ist, d. h. man könnte erwarten, dass der HPG-Nachfolger "Elasti" auch eine MCM-Consumer-GPU werden wird (vorgesehen bereits für 2023).
Wärend das Baukastenprinzip bisher beim Logikdesign galt wird es nun auf einer höheren Ebene bei gefertigten Chipkomponenten angewendet, die 2D/3D angeordnet werden, was auch zwingend notwendig ist, denn die immer größer, komplexer werdenden Chips würden sonst immer teuerer werden, da eine fehlerfreie Fertigung zunehmend problematischer und damit immer weniger wirtschaftlich werden würde.
...
Irgendwie kommt bei jeder News zu AMD und deren aktuellen Entwicklungen "...aber Intel beispielsweise...".
Ich frage mich dann immer, in wie fern das eine Entwicklung von dem einen Hardwareentwickler schlechter (oder besser - allerdings liest man das seltsamerweise nie) macht, das der andere Konkurrent ja aber ganz tolle Sachen schon gemacht hat. Keine Ahnung ob das nur mir so geht...
Schön wäre doch die Entwicklung als solche erstmal allein zu sehen, vor allem bevor man entsprechende Produkte überhaupt in der Hand hält um zu vergleichen was nun worin gut ist. Aber hier ist sofort immer eine Wertung dabei....
 
Während Intel ankündigt und hübsche Power Point Folien erstellt, was sie in Zukunft alles tolles liefern werden, liefert AMD bereits und wird Ihnen damit auch wieder die Alder Lake Suppe verhageln.
Same procedure as the last years, nichts neues also. Intel kündigt an, AMD liefert.
 
Irgendwie kommt bei jeder News zu AMD und deren aktuellen Entwicklungen "...aber Intel beispielsweise...".
Es ist ein Hardware-Forum und Leute haben generell auch oft ihre Präferenzen. Das ist so ein bisschen wie ein Fußballforum. ?

Jedes Design hat seine Vor- und Nachteile; man geht immer irgendwo Kompromisse ein. Mal hat Intel die bessere Lösung, mal AMD. Mal gibts auch gar keine "überlegene" Detaillösung, sondern eben nur den besten Kompromiss. Bei Zen 3 könnten z.B. die Latenzen und die Bandbreite zum On-Die-L3-Cache pro Kern schon besser sein. Das ist halt dem Design geschuldet mit jetzt 8 Kernen pro CCD. Dafür hat man andere Vorteile. So wird man immer irgendwas finden, was je nach Lichteinfall "glitzert". Intels Ringbus hat auch seine Vorzüge in einem gewissen Spielraum - aber eben nicht unbedingt für 16 Kerne.

In der Summe muss die Performance passen; bei Leistung, Verbrauch, Preis.
 
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