AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Reines wunschdenken
AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
- Ersteller PCGH-Redaktion
- Erstellt am
CmdrBambina
Komplett-PC-Aufrüster(in)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Der Zuwachs von SMT2 zu SMT4 dürfte nicht allzu groß sein da sich die threads diverse CPU Bereiche Teilen müssen und AMDs CPUs schon mit SMT2 gut ausgelastet werden, sofern die CPU schnell genug mit Daten versorgt wird. Im Moment liegt wohl eher dort ein Flaschenhals durch den aufgeteilten L3 cache und die RAM Latenzen.
Dann darf man nicht vergessen das bei allen Erfolgen AMD immer noch weniger Umsatz, Gewinn und budget für die Forschung hat. Während intel für desktop, HighEndDesktop und server verschiedene Architekturen und chips produziert muß bei AMD EIN chiplet (+3...4 unterschiedliche I/O chips) alles abdecken.
AMD priorisiert daher Verbesserungen die für alle Anwendungsszenarien Vorteile bringen. SMT4 würde z.B. im desktop/gaming fast nix bringen.
Der Zuwachs von SMT2 zu SMT4 dürfte nicht allzu groß sein da sich die threads diverse CPU Bereiche Teilen müssen und AMDs CPUs schon mit SMT2 gut ausgelastet werden, sofern die CPU schnell genug mit Daten versorgt wird. Im Moment liegt wohl eher dort ein Flaschenhals durch den aufgeteilten L3 cache und die RAM Latenzen.
Dann darf man nicht vergessen das bei allen Erfolgen AMD immer noch weniger Umsatz, Gewinn und budget für die Forschung hat. Während intel für desktop, HighEndDesktop und server verschiedene Architekturen und chips produziert muß bei AMD EIN chiplet (+3...4 unterschiedliche I/O chips) alles abdecken.
AMD priorisiert daher Verbesserungen die für alle Anwendungsszenarien Vorteile bringen. SMT4 würde z.B. im desktop/gaming fast nix bringen.
pipin
Komplett-PC-Käufer(in)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Nichts liegt mir ferner, aber auf den ersten und auch auf den zweiten Blick war das für mich nicht als augenscheinliche Ironie zu erkennen.
Warum man auf eine einfache Frage die Keule Diskussionskultur rausholt und mir unterstellt aus dem "Ähm?" mich über dich lächerlich machen zu wollen, erschließt sich mir auch nicht.
Nichts liegt mir ferner, aber auf den ersten und auch auf den zweiten Blick war das für mich nicht als augenscheinliche Ironie zu erkennen.
Warum man auf eine einfache Frage die Keule Diskussionskultur rausholt und mir unterstellt aus dem "Ähm?" mich über dich lächerlich machen zu wollen, erschließt sich mir auch nicht.
Homerclon
Volt-Modder(in)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Von 14nm auf 12nm war kein Shrink. von 7 auf 7+ ist ja auch kein Shrink, was anderes stellt der 12nm-Prozess aber nicht dar. Nur eine Verbesserung des 14nm-Prozesses. Ebenso wirds bei 6nm von TSMC sein, welcher nur eine Verbesserung des 7nm-Prozesses ist.
12nm klingt im Marketing eben besser, als 14+++++++++.
Bzgl. Leistungsfähigkeit des Zen3: Abwarten. Das war jetzt nur ein kleiner Einblick, und enthielt nicht mal eine Einschätzung von AMD bzgl. erwarteter Performance-/Effizienz-Gewinne.
Von 14nm auf 12nm war kein Shrink. von 7 auf 7+ ist ja auch kein Shrink, was anderes stellt der 12nm-Prozess aber nicht dar. Nur eine Verbesserung des 14nm-Prozesses. Ebenso wirds bei 6nm von TSMC sein, welcher nur eine Verbesserung des 7nm-Prozesses ist.
12nm klingt im Marketing eben besser, als 14+++++++++.
Bzgl. Leistungsfähigkeit des Zen3: Abwarten. Das war jetzt nur ein kleiner Einblick, und enthielt nicht mal eine Einschätzung von AMD bzgl. erwarteter Performance-/Effizienz-Gewinne.
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
deswegen habe auch nicht DIE shrink geschrieben sondern Node shrink und ja wir müssen abwarten, aber mit den Infos die wir heute haben sieht es nicht nach einem sehr großen sprung aus, sondern nach einem feinschliff von zen2, das war alles was ich sagen wollte.
deswegen habe auch nicht DIE shrink geschrieben sondern Node shrink und ja wir müssen abwarten, aber mit den Infos die wir heute haben sieht es nicht nach einem sehr großen sprung aus, sondern nach einem feinschliff von zen2, das war alles was ich sagen wollte.
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Die Aussage ist nich ganz so abwegig. SMT kann immer nur die Nutzung bestehender Funktionseinheiten optimieren, aber nur in beschränktem Maße zusätzliche Leistung hinzufügen, sodass das Hinzufügen von echten Kernen natürlich den sicheren Weg zur Leistungssteigerung darstellt (insbesondere über eine Vielzahl von Workloads hinweg, während es bei SMT schnell zu Szenarien kommen kann, in denen sich Thread die geteilten Ressourcen streitig machen, sodass ein Teil dennoch wieder sequentiell abgearbeitet werden muss).
Die Verwendung von SMT4 in den Scale-Out-Varianten des POWER9 kann man nicht so einfach vergleichen. Höherstufiges SMT erhöht die Komplexität und den Bedarf an zusätzlichen Transistoren/Chipfläche deutlich mehr und es ist durchaus möglich, dass IBMs POWER-Architektur in diesem Sinne etwas einfacher/effizienter erweitert werden kann, als bspw. die x86-Architektur.
Beim Xeon Phi war die Implementation von SMT4 durchaus zielführend, denn hier wird die Rechenlast von den AVX-512-Vektoreinheiten bewältigt. Intel nahm hier einen einfachen (P54C-)Kern und fügte diesem zwei vollständige AVX-512-Vektoreinheiten hinzu und mit SMT4 kann der Kern sicherstellen, dass er den Vektoreinheiten ausreichend Daten zur Verfügung stellen kann, sodass diese möglichst vollständig ausgelastet werden. (Die größten Karten hatte bis zu 72 Kerne, also 288 parallele Threads.)
Zudem spricht die Kosten/Nutzenbalance von SMT4 eher für den Servereinsatz als für Consumerprodukte. Vielleicht wird AMD mit Zen4 die Entwicklung der Rechenkerne auftrennen und unterschiedliche Kerne für Epyc und Ryzen entwickeln, sodass dann auch SMT4 auf Epyc Einzug hält (oder man behält sich dieses Feature für später vor ... irgendwas muss man ja noch für Zen5 und Zen6 in der Hinterhand haben).
In erster Linie ist das ein kleinerer Optimierungssschritt. Es bleibt bei 8 Kernen pro Chiplet/CCD sowie 32 MiB L3 und diese werden nun als ein einziger CCX implementiert, d. h. ein CCD == CCX und das reduziert Latenzen, denn bspw. in Zen2 können die beiden CCXe in einem CCD nicht direkt miteinander kommunizieren. Und auch der nun gemeinsam genutzte L3 dürfte ein klein wenig mehr Leistung bieten, auch wenn nun bandbreitentechnisch acht anhängende Kerne gemanaged werden müssen.
Bisher spricht man anscheinend weiterhin von bis zu 64 Kernen. Für den in 2020 fertigzustellenden Perlmutter wird Zen3/Milan verwendet, jedoch wurden hier mehr als 64 Kerne skizziert. Möglicheiten gibt es hier mehrere:
- Man begnügt sich mit 64 Kernen, denn der Großteil der Rechenleistung wird von den NextGen-Volta-GPUs kommen.
- 64 Kerne für den Mainstream und es wird vergleichbar der 7H12-CPU ein Sondermodell mit 10 Chiplets auf dem Package geben.
- Eine Erhöhung der Kernzahl ist mit den derzeitgen Möglichkeiten nicht wirtschaftlich und man muss sich mit 64 Kernen und architektonischen Leistungssteigerungen zufrieden geben (Durchaus ok, denn in 2021 folgt ja bereits Zen4).
@ender91: "Somit ist Zen 3 eher ZEN 2+". Eher nicht. Mit Zen+ hat sich am Aufbau wenig getan. IF und andere Kleinigkeiten wurden optimiert, aber der Aufbau blieb weitestgehend unverändert, während das hier schon ein größerer Umbau ist, den man durchaus als Zen3 benennen darf (und am Ende steht es AMD frei, den zu benennen wie sie wollen
).
Die Aussage ist nich ganz so abwegig. SMT kann immer nur die Nutzung bestehender Funktionseinheiten optimieren, aber nur in beschränktem Maße zusätzliche Leistung hinzufügen, sodass das Hinzufügen von echten Kernen natürlich den sicheren Weg zur Leistungssteigerung darstellt (insbesondere über eine Vielzahl von Workloads hinweg, während es bei SMT schnell zu Szenarien kommen kann, in denen sich Thread die geteilten Ressourcen streitig machen, sodass ein Teil dennoch wieder sequentiell abgearbeitet werden muss).
Die Verwendung von SMT4 in den Scale-Out-Varianten des POWER9 kann man nicht so einfach vergleichen. Höherstufiges SMT erhöht die Komplexität und den Bedarf an zusätzlichen Transistoren/Chipfläche deutlich mehr und es ist durchaus möglich, dass IBMs POWER-Architektur in diesem Sinne etwas einfacher/effizienter erweitert werden kann, als bspw. die x86-Architektur.
Beim Xeon Phi war die Implementation von SMT4 durchaus zielführend, denn hier wird die Rechenlast von den AVX-512-Vektoreinheiten bewältigt. Intel nahm hier einen einfachen (P54C-)Kern und fügte diesem zwei vollständige AVX-512-Vektoreinheiten hinzu und mit SMT4 kann der Kern sicherstellen, dass er den Vektoreinheiten ausreichend Daten zur Verfügung stellen kann, sodass diese möglichst vollständig ausgelastet werden. (Die größten Karten hatte bis zu 72 Kerne, also 288 parallele Threads.)
Zudem spricht die Kosten/Nutzenbalance von SMT4 eher für den Servereinsatz als für Consumerprodukte. Vielleicht wird AMD mit Zen4 die Entwicklung der Rechenkerne auftrennen und unterschiedliche Kerne für Epyc und Ryzen entwickeln, sodass dann auch SMT4 auf Epyc Einzug hält (oder man behält sich dieses Feature für später vor ... irgendwas muss man ja noch für Zen5 und Zen6 in der Hinterhand haben).
In erster Linie ist das ein kleinerer Optimierungssschritt. Es bleibt bei 8 Kernen pro Chiplet/CCD sowie 32 MiB L3 und diese werden nun als ein einziger CCX implementiert, d. h. ein CCD == CCX und das reduziert Latenzen, denn bspw. in Zen2 können die beiden CCXe in einem CCD nicht direkt miteinander kommunizieren. Und auch der nun gemeinsam genutzte L3 dürfte ein klein wenig mehr Leistung bieten, auch wenn nun bandbreitentechnisch acht anhängende Kerne gemanaged werden müssen.
Bisher spricht man anscheinend weiterhin von bis zu 64 Kernen. Für den in 2020 fertigzustellenden Perlmutter wird Zen3/Milan verwendet, jedoch wurden hier mehr als 64 Kerne skizziert. Möglicheiten gibt es hier mehrere:
- Man begnügt sich mit 64 Kernen, denn der Großteil der Rechenleistung wird von den NextGen-Volta-GPUs kommen.
- 64 Kerne für den Mainstream und es wird vergleichbar der 7H12-CPU ein Sondermodell mit 10 Chiplets auf dem Package geben.
- Eine Erhöhung der Kernzahl ist mit den derzeitgen Möglichkeiten nicht wirtschaftlich und man muss sich mit 64 Kernen und architektonischen Leistungssteigerungen zufrieden geben (Durchaus ok, denn in 2021 folgt ja bereits Zen4).
@ender91: "Somit ist Zen 3 eher ZEN 2+". Eher nicht. Mit Zen+ hat sich am Aufbau wenig getan. IF und andere Kleinigkeiten wurden optimiert, aber der Aufbau blieb weitestgehend unverändert, während das hier schon ein größerer Umbau ist, den man durchaus als Zen3 benennen darf (und am Ende steht es AMD frei, den zu benennen wie sie wollen
).AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Im Pressejargon werden es 7nm+ sein, konkret, so wie es sich aktuell abzeichnet, TSMCs N7+ bzw. ganz genau CLN7FF+, der vier Schichten mittels EUV und den Rest via DUV belichtet. (Schlussendlich ist es auch nach TSMC-Nomenklatur immer noch ein 7nm-Prozess)
Im Pressejargon werden es 7nm+ sein, konkret, so wie es sich aktuell abzeichnet, TSMCs N7+ bzw. ganz genau CLN7FF+, der vier Schichten mittels EUV und den Rest via DUV belichtet. (Schlussendlich ist es auch nach TSMC-Nomenklatur immer noch ein 7nm-Prozess
)AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Intel wollte bei den 64 Bit komplett die Architektur wechseln, was eigentlich besser gewesen wäre, für ein paar Jahre jedoch Nachteile gehabt hätte. Sogesehen haben wir AMD eine schlechtere Lösung zu verdanken, allerdings ist fraglich, ob es dann diese 64 Bit CPU auch von AMD gegeen hätte, was ihren Untergang und damit keine Konkurrenz bedeutet hätte. Somit war der Weg von AMD doch das beste für alle (außer Intel).
Dazu kam, dass die Phenom I CPUs auch noch langsamer waren, mehr verbrauchten und sich schlechter übertakten ließen, was doch ein wenig peinlich war, nachdem man sie so großspurig angekündigt hatte.
Aber durchaus realistisch. 10-15% sollten mehr als machbar sein.
Soweit ich weiß versucht AMD momentan den Serverbereich anzugreifen, da dort das große Geld steckt. SMT4 hätte schon einiges gebracht, angeblich 10-15%
Gamer sind für keiner der beiden CPU Hersteller eine Haupzielgruppe, von daher wäre das relativ egal. Bei normalen Mutimedinutzern bringt es durchaus etwas, da heute sehr viele Dinge Multithreading unterstützen
Hast du dafür auch Quellen?
Soweit ich weiß ist SMT dort extrem effizient (weshalb es auch praktiziert wird. Ich habe bei SMT2 1-2% mehr Chipfläche im Gedächtnis (wobei das noch aus P4 Zeiten stammt).
Intel wollte bei den 64 Bit komplett die Architektur wechseln, was eigentlich besser gewesen wäre, für ein paar Jahre jedoch Nachteile gehabt hätte. Sogesehen haben wir AMD eine schlechtere Lösung zu verdanken, allerdings ist fraglich, ob es dann diese 64 Bit CPU auch von AMD gegeen hätte, was ihren Untergang und damit keine Konkurrenz bedeutet hätte. Somit war der Weg von AMD doch das beste für alle (außer Intel).
Dazu kam, dass die Phenom I CPUs auch noch langsamer waren, mehr verbrauchten und sich schlechter übertakten ließen, was doch ein wenig peinlich war, nachdem man sie so großspurig angekündigt hatte.
Aber durchaus realistisch. 10-15% sollten mehr als machbar sein.
Soweit ich weiß versucht AMD momentan den Serverbereich anzugreifen, da dort das große Geld steckt. SMT4 hätte schon einiges gebracht, angeblich 10-15%
Gamer sind für keiner der beiden CPU Hersteller eine Haupzielgruppe, von daher wäre das relativ egal. Bei normalen Mutimedinutzern bringt es durchaus etwas, da heute sehr viele Dinge Multithreading unterstützen
Hast du dafür auch Quellen?
Soweit ich weiß ist SMT dort extrem effizient (weshalb es auch praktiziert wird. Ich habe bei SMT2 1-2% mehr Chipfläche im Gedächtnis (wobei das noch aus P4 Zeiten stammt).
Homerclon
Volt-Modder(in)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
1. Sie wären zerschlagen worden.
2. Sie wären gezwungen worden, Lizenzen an andere Unternehmen (also wahrscheinlich AMD), auszustellen.
Für Intel wäre es nicht zwangsläufig besser gelaufen. Wenn sich deren 64Bit-Systeme Marktbestimmend durchgesetzt hätten, hätte es auf zwei Arten für Intel ausgehen können:
1. Sie wären zerschlagen worden.
2. Sie wären gezwungen worden, Lizenzen an andere Unternehmen (also wahrscheinlich AMD), auszustellen.
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Eine Zerschlagung ist extrem schwierig und ein Zwang, seine Lizenzen an den Mitbewerber rauszugeben ebenfalls. Beides braucht Zeit, da man dagegen klagen kann und die hätte AMD dann nicht gehabt. Zumal ARM je schon seit einiger Zeit der Kartellbehörden als würdiger Intel Konkurrent gilt.
Eine Zerschlagung ist extrem schwierig und ein Zwang, seine Lizenzen an den Mitbewerber rauszugeben ebenfalls. Beides braucht Zeit, da man dagegen klagen kann und die hätte AMD dann nicht gehabt. Zumal ARM je schon seit einiger Zeit der Kartellbehörden als würdiger Intel Konkurrent gilt.
MajorTom69
Komplett-PC-Aufrüster(in)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Nein. Der Intel Itanium war miserabel und wesentlich langsamer als eine AMD64 CPU.
Nein. Der Intel Itanium war miserabel und wesentlich langsamer als eine AMD64 CPU.
Rollora
Kokü-Junkie (m/w)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Das stimmt so pauschal überhaupt nicht. Der Itanium hatte gewisse Probleme (Taktbarkeit, Compiler), aber in seinen Disziplinen war er schon gewaltig potent.
Intel Plante deshalb auch kurzzeitig mal eine Plattform wo man sowohl Xeons als auch Itaniums reinstecken konnte. Je nach Bedarf.
(Analog zu AMDs Idee ARM und X86 im selben Sockel zu betreiben
Das stimmt so pauschal überhaupt nicht. Der Itanium hatte gewisse Probleme (Taktbarkeit, Compiler), aber in seinen Disziplinen war er schon gewaltig potent.
Intel Plante deshalb auch kurzzeitig mal eine Plattform wo man sowohl Xeons als auch Itaniums reinstecken konnte. Je nach Bedarf.
(Analog zu AMDs Idee ARM und X86 im selben Sockel zu betreiben
Zuletzt bearbeitet:
Rollora
Kokü-Junkie (m/w)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Auch im Server Bereich hätte es Intel wohl schon breitflächig eingesetzt, falls es Sinn für sie macht, denkst du nicht?
Auch im Server Bereich hätte es Intel wohl schon breitflächig eingesetzt, falls es Sinn für sie macht, denkst du nicht?
troppa
Software-Overclocker(in)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Würde sogar behaupten, wenn IA-64 richtig genutzt wird, ist ein Itanium 2 magnial (2-3%) schneller als ein AMD Opteron Dual Core mit AMD64 bei gleichen Takt. Ja und dort lag der Hund begraben, wie Rollora schon richtig bemerkte, hing Itanium zu lange bei 1,6 GHz fest und durchbrach erst 10 Jahre nach Einführung von Itanium 2 die 2 GHz Mauer mit Poulson während die Netburst Xeons (Prestonia) ein gutes halbes Jahr nach Release von I2 schon die 3,0 GHz knackten... und die AMD Opteron Dual Cores 2005 und Intels eigene Dempsey Dual Cores 2006 waren dann der Todesstoß für Itanium. Dass es dann noch bis zum endgültigen Aus, Anfang dieses Jahrs, dauerte lag offensichtlich wohl an HP...
Würde sogar behaupten, wenn IA-64 richtig genutzt wird, ist ein Itanium 2 magnial (2-3%) schneller als ein AMD Opteron Dual Core mit AMD64 bei gleichen Takt. Ja und dort lag der Hund begraben, wie Rollora schon richtig bemerkte, hing Itanium zu lange bei 1,6 GHz fest und durchbrach erst 10 Jahre nach Einführung von Itanium 2 die 2 GHz Mauer mit Poulson während die Netburst Xeons (Prestonia) ein gutes halbes Jahr nach Release von I2 schon die 3,0 GHz knackten... und die AMD Opteron Dual Cores 2005 und Intels eigene Dempsey Dual Cores 2006 waren dann der Todesstoß für Itanium. Dass es dann noch bis zum endgültigen Aus, Anfang dieses Jahrs, dauerte lag offensichtlich wohl an HP...
Zuletzt bearbeitet:
Zappaesk
Volt-Modder(in)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Das mag sein, aber nur weil Intel da für ihre Produkte keinen Sinn sieht, heißt dass nicht, dass AMD nicht diese Sicht der Dinge teilt. Big Blue sieht ja offensichtlich Sinn darin. Zugegeben mit anderer Architektur. Aber pauschal ist das schwer zu beantworten.
Das mag sein, aber nur weil Intel da für ihre Produkte keinen Sinn sieht, heißt dass nicht, dass AMD nicht diese Sicht der Dinge teilt. Big Blue sieht ja offensichtlich Sinn darin. Zugegeben mit anderer Architektur. Aber pauschal ist das schwer zu beantworten.
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
SMT2 sieht man heutzutage relativ häufig, weil der Kompromiss zwischen Transistorbedarf/Chipfläche, Komplexität, Energieeffizienz und Leistungszugewinn noch mit am besten ausfällt und die "Kosten" vergleichsweise klein sind. Für den Pentium 4 und sein SMT2 gibt die Literatur recht einheitlich etwas weniger als 5 % zusätzlichen Transistorbedarf an, wobei dieser nicht mit Fläche und Komplexität zu verwechseln ist. (Ein aus 500 Mio. Transistoren bestehender Prozessor mit nur wenig Cache/SRAM-Zellen ist bspw. um Größenordnungen komplexer und auch schwieriger zu testen/validieren, als ein 500 Mio. Transistoren umfassender DRAM-Chip.)
Zur Mikroarchitektur des POWER5 schreibt man z. B., dass der Aufwand zur Implementation von SMT2 rd. 24 % zusätzlicher Chipfläche bedurfte (pro Kern; der Chip insgesamt besteht aus noch etwas mehr als nur den Rechenkernen; "Design and Implementation of the POWER5 Microprocessor"). Recht interessant ist auch der Überblick zur Mikroarchitektur, der etliche der notwendigen Anpassungen in Verbindung mit SMT erklärt, was beim POWER5 aufgrund des älteren Design noch halbwegs überschaubar ist.
http://web.cecs.pdx.edu/~alaa/courses/ece588/fall2010/papers/sinharoy_ibmjrd_2005.pdf
Zum unveröffentlichten EV8 (DEC Alpha 21464; HP hatte Compaq übernommen und den Alpha dann wegen Itanium abgesägt) schreibt die "Encyclopedia of Parallel Computing" (Springer) "with less than 10% increase in hardware resources", wobei letzteres nicht genauer spezifiziert wird (Transistoren, Fläche, Funktionseinheiten, Register, eine Mischung davon?).
In "On Performance, Transistor Count and Chip Space Assessment of Multimediaenhanced Simultaneous Multithreaded Processors" schreiben Sigmund et al. "the models with realistic memory hierarchy require a 31% increase in transistor count and a 53% increase in chip space, but yield a nearly twofold speedup; and the contemporary scaled models require a 9% increase in transistor count and a 27% increase in chip space, resulting in a 1.5-fold speedup."
https://www.informatik.uni-augsburg...ers/2000_mteac-4_sig/2000_mteac-4_sig_pdf.pdf
Hierbei ist zu beachten, dass die Forschung mittlerweile schon weiter sein wird und vor allem, dass hier die Untersuchung mit Blick auf einen Multimedia-Prozessor (MPEG2-Algorithmus) hin vorgenommen wurde, d. h. mit Blick auf einen sehr speziellen Workload (was auch die teilweise sehr hohen Leistungszugewinne erklärt). Andere Workloads profitieren in weitaus unterschiedlicher Art und Weise von SMT bis hin zu geringfügig negativen Effekten. Auch zeigen sich zwischen Architekturen bereits deutliche Unterschiede mit SMT, so bspw. zu sehen in der SPECfp2000 Suite im Vergleich mit dem Itanium 2, Pentium 4, Athlon 64 und POWER5. Selbst diese beiden älteren x86-Architekturen weisen ein teilweise sehr unterschiedliches Verhalten bei gleichen Sub-Tests der Suite mit Blick auf SMT auf; "Computer Architecture: A Quantitative Approach" (Elsevier).
In "Architecture of Computing Systems - ARCS 2010 : 23rd International Conference" (Springer) unter "How to Enhance a Superscalar Processor to Provide Hard Real-Time Capable In-Order SMT" schreibt man mit Blick auf Echtzeitanwendungen: "But there are two drawbacks of out-of-order SMT processors: they consume a lot of chip area and energy and it is hard to predict the Worst Case Execution Time (WCET) because of dynamic allocation of processor resources, ..."
Etwas später kommt man zu dem Schluss, dass sich für das Vorgehen eine einfachere in-order-Architektur, wie bspw. ein einfacher Atom-Kern eher anbietet (der Xeon Phi lässt grüßen). Die wenigsten Studien untersuchten zu der Zeit jedoch in-order-Designs, wahrscheinlich schlicht, weil out-of-order mittlerweile der Standard ist (der POWER6 war hier eine kurzzeitige Ausnahme). Weiterhin erklärt man als möglichen Kompromiss eine Aufteilung der Pipeline in bspw. ein out-of-order Frontend und ein in-order Backend.
SMT ist grundsätzlich sehr Workload-Abhängig und legt einen wesentlichen Teil der Verantwortung in die Hände der Software bzw. der Entwickler. Je nach konkreter Nutzung kann es Zugewinne im zweistelligen Prozentbereich bieten oder auch mal eine Nullnummer sein und das Thema wird nicht einfacher mit zwei voneinander abweichenden x86-Architekturen am Markt. Und zudem ist noch die Frage, woraus sich der Thread-Mix auf einer CPU zusammensetzt. Entspringt dieser überwiegend einer Applikation, hat deren Entwickler noch mehr oder weniger (unfreiwillig) alle Fäden in der Hand. Treffen dagegen vielfältige Applikationen, Hintergrunddienste und Treiber aufeinander, können diese sich dennoch ungünstig behindern und den Zugewinn durch SMT deutlich verringern (oder gar ins Gegenteil verkehren).
Beispielsweise kann man durchaus vermuten, dass es schon einen Sinn hat, dass IBM SMT8 nur für die Scale-Up-Version des POWER9 für den Betrieb mit PowerVM verwendet, die es auch nur mit bis zu 12 Kernen gibt, während sich die Scale-Out-Variante mit SMT4 "begnügen" muss, aber dafür bis zu 24 Kerne bietet.
Ebenso bleibt zu vermuten, dass auch Intel bisher aus gutem Grund nicht SMT4 in ihren regulären CPUs implementiert hat, nicht einmal in den Server-CPUs, obwohl es sich dabei um komplett eigenständige Designs handelt. Druck haben sie zweifelsfrei genug und von Zen überrascht wurden sie wohl eher nicht:
- die 10nm-Prozessentwicklungsprobleme haben sie schon länger
- dass Zen sich in einer konkurrenzfähigen Region bewegen würde, wussten man voraussichtlich auch schon in 2016
- und ebenso, dass AMD mit weiteren, kleinen Iterationen in vergleichbar kurzer Zeit folgen würde
- dass der Xeon Phi nicht mehr lange gegen nVidia im Datacenter gegenhalten können wird, war auch schon absehbar, bevor man die Linie auf der SC17 im November aufkündigte (und schon vorausschauend AVX-512 nach Skylake-SP überführte)
- mit Skylake-SP machte man keine Anstalten in Richtung SMT4 (Cascade Lake und Cooper Lake kann man wohl als Übergangsphase verstehen, in der keine größeren Änderungen mehr angestrebt wurden zugunsten der nachfolgenden, größeren Mirkoarchitekturüberarbeitungen)
- aber auch aktuell sind noch keine Schritte absehbar, denn Ice Lake (Sunny Cove) beschränkt sich weiterhin auf SMT2 und wird wohl auch in dieser Art in Ice Lake-SP zum Einsatz kommen und auch zur ab 2020 verfügbare Mikroarchitekturüberarbeitung Willow Cove (erstmals in Tiger Lake U) ist auch nichts bzgl. SMT4 zu hören
- und wenn Intel nicht noch mit einer komplett neuen Architektur parallel ums Eck kommt, wird Sapphire Rapids-SP in 2021 die Willow Cove-Mikroarchitektur verwenden, zusammen mit DDR5 und PCIe 5.0
Vielleicht ist die x86-Architektur mittlerwiele zu komplex geworden, sodass die Einstiegshürde für SMT4 auf x86 etwas höher liegt als bspw. bei IBMs POWER-Design? Das heißt jetzt nicht, dass SMT4 nie kommen wird auf x86, aber offensichtlich war die Priorität und Notwendigkeit diesbezüglich noch nicht hoch genug, weder bei Intel noch bei AMD, die es nicht einmal mit ihrer mittlerweile dritten/vierten Zen-Generation (Zen3) angegangen sind. Beispielsweise Zen4 hört sich nach einer größeren Architekturüberarbeitung an und vielleicht wird man hiermit erstmals SMT4 auf x86-CPUs zu sehen bekommen, dann aber voraussichtlich vorerst auf dem Server ... aber das wird alles schon zu sehr Glaskugel
Eine zusätzlich Frage ist auch, wo die Workloads der Zukunft primär prozessiert werden? Aktuell setzt ein Großteil auf Beschleunigerkarten (GPUs und FPGAs) und für deren Management reichen 100 - 200 Threads auf Seiten der CPU(s) pro Knoten voraussichtlich vollkommen aus, zumal Intel hier auch noch höher skalieren kann und vielleicht würde AMD mit Zen4 auch eher erstmals den Weg gehen und 4-Wege-Systeme anbieten? ... noch mehr Glaskugel
Abschließend: Eine gute Einführung, die viele der Abhängigkeiten ausführt, findet sich bspw. hier, insbesondere ab "Threads – SMT, Hyper-Threading & Multi-Core" und "More Cores or Wider Cores?":
Modern Microprocessors - A 90-Minute Guide!
SMT2 sieht man heutzutage relativ häufig, weil der Kompromiss zwischen Transistorbedarf/Chipfläche, Komplexität, Energieeffizienz und Leistungszugewinn noch mit am besten ausfällt und die "Kosten" vergleichsweise klein sind. Für den Pentium 4 und sein SMT2 gibt die Literatur recht einheitlich etwas weniger als 5 % zusätzlichen Transistorbedarf an, wobei dieser nicht mit Fläche und Komplexität zu verwechseln ist. (Ein aus 500 Mio. Transistoren bestehender Prozessor mit nur wenig Cache/SRAM-Zellen ist bspw. um Größenordnungen komplexer und auch schwieriger zu testen/validieren, als ein 500 Mio. Transistoren umfassender DRAM-Chip.)
Zur Mikroarchitektur des POWER5 schreibt man z. B., dass der Aufwand zur Implementation von SMT2 rd. 24 % zusätzlicher Chipfläche bedurfte (pro Kern; der Chip insgesamt besteht aus noch etwas mehr als nur den Rechenkernen; "Design and Implementation of the POWER5 Microprocessor"). Recht interessant ist auch der Überblick zur Mikroarchitektur, der etliche der notwendigen Anpassungen in Verbindung mit SMT erklärt, was beim POWER5 aufgrund des älteren Design noch halbwegs überschaubar ist.
http://web.cecs.pdx.edu/~alaa/courses/ece588/fall2010/papers/sinharoy_ibmjrd_2005.pdf
Zum unveröffentlichten EV8 (DEC Alpha 21464; HP hatte Compaq übernommen und den Alpha dann wegen Itanium abgesägt) schreibt die "Encyclopedia of Parallel Computing" (Springer) "with less than 10% increase in hardware resources", wobei letzteres nicht genauer spezifiziert wird (Transistoren, Fläche, Funktionseinheiten, Register, eine Mischung davon?).
In "On Performance, Transistor Count and Chip Space Assessment of Multimediaenhanced Simultaneous Multithreaded Processors" schreiben Sigmund et al. "the models with realistic memory hierarchy require a 31% increase in transistor count and a 53% increase in chip space, but yield a nearly twofold speedup; and the contemporary scaled models require a 9% increase in transistor count and a 27% increase in chip space, resulting in a 1.5-fold speedup."
https://www.informatik.uni-augsburg...ers/2000_mteac-4_sig/2000_mteac-4_sig_pdf.pdf
Hierbei ist zu beachten, dass die Forschung mittlerweile schon weiter sein wird und vor allem, dass hier die Untersuchung mit Blick auf einen Multimedia-Prozessor (MPEG2-Algorithmus) hin vorgenommen wurde, d. h. mit Blick auf einen sehr speziellen Workload (was auch die teilweise sehr hohen Leistungszugewinne erklärt). Andere Workloads profitieren in weitaus unterschiedlicher Art und Weise von SMT bis hin zu geringfügig negativen Effekten. Auch zeigen sich zwischen Architekturen bereits deutliche Unterschiede mit SMT, so bspw. zu sehen in der SPECfp2000 Suite im Vergleich mit dem Itanium 2, Pentium 4, Athlon 64 und POWER5. Selbst diese beiden älteren x86-Architekturen weisen ein teilweise sehr unterschiedliches Verhalten bei gleichen Sub-Tests der Suite mit Blick auf SMT auf; "Computer Architecture: A Quantitative Approach" (Elsevier).
In "Architecture of Computing Systems - ARCS 2010 : 23rd International Conference" (Springer) unter "How to Enhance a Superscalar Processor to Provide Hard Real-Time Capable In-Order SMT" schreibt man mit Blick auf Echtzeitanwendungen: "But there are two drawbacks of out-of-order SMT processors: they consume a lot of chip area and energy and it is hard to predict the Worst Case Execution Time (WCET) because of dynamic allocation of processor resources, ..."
Etwas später kommt man zu dem Schluss, dass sich für das Vorgehen eine einfachere in-order-Architektur, wie bspw. ein einfacher Atom-Kern eher anbietet (der Xeon Phi lässt grüßen). Die wenigsten Studien untersuchten zu der Zeit jedoch in-order-Designs, wahrscheinlich schlicht, weil out-of-order mittlerweile der Standard ist (der POWER6 war hier eine kurzzeitige Ausnahme). Weiterhin erklärt man als möglichen Kompromiss eine Aufteilung der Pipeline in bspw. ein out-of-order Frontend und ein in-order Backend.
SMT ist grundsätzlich sehr Workload-Abhängig und legt einen wesentlichen Teil der Verantwortung in die Hände der Software bzw. der Entwickler. Je nach konkreter Nutzung kann es Zugewinne im zweistelligen Prozentbereich bieten oder auch mal eine Nullnummer sein und das Thema wird nicht einfacher mit zwei voneinander abweichenden x86-Architekturen am Markt. Und zudem ist noch die Frage, woraus sich der Thread-Mix auf einer CPU zusammensetzt. Entspringt dieser überwiegend einer Applikation, hat deren Entwickler noch mehr oder weniger (unfreiwillig) alle Fäden in der Hand. Treffen dagegen vielfältige Applikationen, Hintergrunddienste und Treiber aufeinander, können diese sich dennoch ungünstig behindern und den Zugewinn durch SMT deutlich verringern (oder gar ins Gegenteil verkehren).
Beispielsweise kann man durchaus vermuten, dass es schon einen Sinn hat, dass IBM SMT8 nur für die Scale-Up-Version des POWER9 für den Betrieb mit PowerVM verwendet, die es auch nur mit bis zu 12 Kernen gibt, während sich die Scale-Out-Variante mit SMT4 "begnügen" muss, aber dafür bis zu 24 Kerne bietet.
Ebenso bleibt zu vermuten, dass auch Intel bisher aus gutem Grund nicht SMT4 in ihren regulären CPUs implementiert hat, nicht einmal in den Server-CPUs, obwohl es sich dabei um komplett eigenständige Designs handelt. Druck haben sie zweifelsfrei genug und von Zen überrascht wurden sie wohl eher nicht:
- die 10nm-Prozessentwicklungsprobleme haben sie schon länger
- dass Zen sich in einer konkurrenzfähigen Region bewegen würde, wussten man voraussichtlich auch schon in 2016
- und ebenso, dass AMD mit weiteren, kleinen Iterationen in vergleichbar kurzer Zeit folgen würde
- dass der Xeon Phi nicht mehr lange gegen nVidia im Datacenter gegenhalten können wird, war auch schon absehbar, bevor man die Linie auf der SC17 im November aufkündigte (und schon vorausschauend AVX-512 nach Skylake-SP überführte)
- mit Skylake-SP machte man keine Anstalten in Richtung SMT4 (Cascade Lake und Cooper Lake kann man wohl als Übergangsphase verstehen, in der keine größeren Änderungen mehr angestrebt wurden zugunsten der nachfolgenden, größeren Mirkoarchitekturüberarbeitungen)
- aber auch aktuell sind noch keine Schritte absehbar, denn Ice Lake (Sunny Cove) beschränkt sich weiterhin auf SMT2 und wird wohl auch in dieser Art in Ice Lake-SP zum Einsatz kommen und auch zur ab 2020 verfügbare Mikroarchitekturüberarbeitung Willow Cove (erstmals in Tiger Lake U) ist auch nichts bzgl. SMT4 zu hören
- und wenn Intel nicht noch mit einer komplett neuen Architektur parallel ums Eck kommt, wird Sapphire Rapids-SP in 2021 die Willow Cove-Mikroarchitektur verwenden, zusammen mit DDR5 und PCIe 5.0
Vielleicht ist die x86-Architektur mittlerwiele zu komplex geworden, sodass die Einstiegshürde für SMT4 auf x86 etwas höher liegt als bspw. bei IBMs POWER-Design? Das heißt jetzt nicht, dass SMT4 nie kommen wird auf x86, aber offensichtlich war die Priorität und Notwendigkeit diesbezüglich noch nicht hoch genug, weder bei Intel noch bei AMD, die es nicht einmal mit ihrer mittlerweile dritten/vierten Zen-Generation (Zen3) angegangen sind. Beispielsweise Zen4 hört sich nach einer größeren Architekturüberarbeitung an und vielleicht wird man hiermit erstmals SMT4 auf x86-CPUs zu sehen bekommen, dann aber voraussichtlich vorerst auf dem Server ... aber das wird alles schon zu sehr Glaskugel
Eine zusätzlich Frage ist auch, wo die Workloads der Zukunft primär prozessiert werden? Aktuell setzt ein Großteil auf Beschleunigerkarten (GPUs und FPGAs) und für deren Management reichen 100 - 200 Threads auf Seiten der CPU(s) pro Knoten voraussichtlich vollkommen aus, zumal Intel hier auch noch höher skalieren kann und vielleicht würde AMD mit Zen4 auch eher erstmals den Weg gehen und 4-Wege-Systeme anbieten? ... noch mehr Glaskugel
Abschließend: Eine gute Einführung, die viele der Abhängigkeiten ausführt, findet sich bspw. hier, insbesondere ab "Threads – SMT, Hyper-Threading & Multi-Core" und "More Cores or Wider Cores?":
Modern Microprocessors - A 90-Minute Guide!
Zuletzt bearbeitet:
Rollora
Kokü-Junkie (m/w)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Umgekehrt kommt ja nach und nach die Software mit der Parallelisierung besser zu recht und es war schlichtweg vielleicht noch nicht an der Zeit das umzusetzen.
Letztlich hat man mit Xeon Phi das ganze aber getestet und meine Annahme ist, wenn man AMD damit im Serverbereich einen Riegel vorschieben kann, würde man das auch tun
Zugegeben, aber die Forschung in dieserm Gebiet gibts ja nun schon lange, es würde mich jetzt also verwundern.
Umgekehrt kommt ja nach und nach die Software mit der Parallelisierung besser zu recht und es war schlichtweg vielleicht noch nicht an der Zeit das umzusetzen.
Letztlich hat man mit Xeon Phi das ganze aber getestet und meine Annahme ist, wenn man AMD damit im Serverbereich einen Riegel vorschieben kann, würde man das auch tun
Technologie_Texter
BIOS-Overclocker(in)
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Milan soll auch mit HBM kommen und man soll bei beiden Packages auf einen SI-Interposer setzen.
Bei Genoa könnte man vielleicht schon auf die I/O-Die verzichten.
Bei "Zen+" wurde nichts überarbeitet, alle Verbesserungen kommen rein von 12nm.
Milan soll auch mit HBM kommen und man soll bei beiden Packages auf einen SI-Interposer setzen.
Bei Genoa könnte man vielleicht schon auf die I/O-Die verzichten.
Zen+ = Zen1 in 12nm, mehr nicht!
Bei "Zen+" wurde nichts überarbeitet, alle Verbesserungen kommen rein von 12nm.
Zen 3 ist auch eine überarbeitete µArch, "Zen+" war einfach nur Zen1.
Nein, es ist eine andere Die
Kommt mir gerade so vor, als wärst du jemand der hier vor kurzem mal wieder gesperrt wurde...
Korrekt, AMD hat sich aus Kostengründen gegen einen Shrink entschieden.
Woher glaubst du das zu wissen?
Mit 12LP ist gegenüber 14LPP sehr wohl auch ein Shrink möglich!
Da liegst du falsch
10% kleinere Chipfläche ist für dich also nichts?
Mit 12LP+ wurde der Prozess sogar noch etwas derb verbessert:O
AMD gibt doch nur an, daß man einen verbesserten 7nm Prozess verwendet.
Es könnte sich um N7P oder N7+ handeln.
Zuletzt bearbeitet:
AW: AMD: Neue Details zu Milan, kein SMT4 für Zen 3-Prozessoren
Intel handelte in der Vergangenheit nicht immer rational. Aktuell wird AVX sehr stark gepusht und dazu passt SMT-4 einfach nicht.
Intel handelte in der Vergangenheit nicht immer rational. Aktuell wird AVX sehr stark gepusht und dazu passt SMT-4 einfach nicht.
Ähnliche Themen
