AW: AMD Financial Analyst Day: Spekulationen über Big Navi?
[...]200W liessen sich allein über den Takt erreichen![...]
Was soll das denn für eine verwirrte Aussage sein? BigNavi ist immer noch die Navi-Architektur, wird also eine bekannten/konstanten Verbrauch haben, der lediglich in recht kleinem Rahmen durch einen anderen Fertigungsprozess kompensiert werden kann, d. h. ein BigNavi-40 CU-Design würde grob vergleichbar viel verbrauchen und hätte keinen nenenswerten Leistungsgewinn gegenüber einer 5700XT. Ein 60 CU-BigNavi würde bei gleicher Taktung ein entsprechendes Leistungsplus liefern, aber auch deutlich mehr ziehen, weil es halt mal eben +50 % mehr CUs sind und ein 60 CU-BigNavi-Design, dass man in ein 200 W-TBP-Korsett zwängt, würde widerum gegenüber zuvorgenanntem deutlich an Leistung verlieren, weil man den Takt signifikant reduzieren müsste.
Wo hier der SweetSpot liegt bzgl. der Skalierung wird AMD wohl schon wissen, aber man wird zweifelsfrei keine Karte anbieten können, die deutlch mehr Performance als eine RX 5700XT leisten wird, die dann aber dennoch weniger als diese verbraucht, weil man dafür aktuell schlicht nicht die Mittel hat.
Einen größeren Zugewinn gemäß Leistung/Watt kann man erst mit einer größeren Architekturüberarbeitung erwarten und das wird dann voraussichtlich RDNA2 werden, denn bzgl. BigNavi wird AMD bestenfalls die recht überschaubaren Vorteil des N7P mitnehmen können. Dass sie Navi jetzt noch auf den N7+ übertragen für die wenigen Monate, bevor RDNA2 erscheint, ist eher weniger wahrscheinlich.
[...]Woher stammt dieser TSMC DUV EUV neues Design Quatsch? Die Entwurfregel von N7 wurden von TSMC so gestaltet, dass sie einen nahtlosen Übergang zu allen anderen Verfahren ermöglichen, sogar N6 EUV. Es braucht also NULL Designanpassungen. Was soll dieser Fake? Bringt dir das was? Das kannst du hochoffiziell auf deren Werbeplattform nachlesen.[...]
Du kannst ja mal gerne versuchen, eine solche TSMC-Quelle zu zitieren, ich bin gespannt. Zuvor solltest du aber deine Englischkenntnisse oder dein Lese/Aufnahmeverständnis hinterfragen, denn TSMC schreibt nirgends, dass der N7+ bzgl. Tooling, Libs, und Design Rules kompatibel ist und eher im Gegenteil, sie fühlten sich berufen das in Bezug auf den neuen N6 explizit herauszustreichen, was bereits darauf hindeutet, dass ein Wechsel vom N7 auf den N7+ eben nicht so einfach möglich ist.
Aber um dir die Arbeit oder weitere Verständnisschwierigkeiten zu ersparen, nachfolgend in Kurzform:
N7 : TSMCs erster 7 nm Prozess, rein basierend auf DUV, seit 2018 produktiv (Apple's A12, später auch bspw. Vega 20).
N7+ : TSMCs zweiter 7nm-Prozess, der auch erstmals EUV einsetzt. Hierbei werden vier Lagen mit EUV belichtet, während der Rest weiterhin DUV verwendet. Produktiv seit Mitte 2019 (konkret Ende Mai). Die Design Rules weichen vom N7 ab, was keine einfache Migration erlaubt.
N7P : Eine kleinere Optimierung des N7, entsprechend weiterhin vollständig auf DUV basierend und entsprechend auch vollständig kompatibel zum N7. Seit etwa Mitte 2019 verfügbar, von TSMC jedoch nicht groß in der Presse erwähnt. (Beispielsweise Apple's A13 nutzt den N7P während man zuvor allgemein davon ausging, dass Apple den N7+ hierfür nutzen würde.)
N6 : Eine 7 nm-Weiterentwickung die gewonnene Erkenntnisse der N7+-Enwicklung mitverwertet. Entgegen letztgenannten werden hier fünf Lagen mittels EUV belichtet, der Rest weiterhin mittels DUV. Der Prozess wird in diesem Quartal in die Risk-Production überführt und wird nicht vor 4Q20 für die Massenfertigung zur Verfügung stehen, tendenzell gar erst zum Jahresende bereit sein.
Und genau bei diesem neuen Prozess lässt es sich TSMC nicht entgehen, bei jeder Gelegenheit darauf hinzuweisen, dass dessen Design Rules kompatibel zum N7 sind, schlicht weil das ein wesentliches Ziel dieser Prozessentwicklung war, da die fertigungstechnischen Vorteile selbst ggü. dem N7+ recht gering sind. Hier geht es darum den Kunden eine möglichst einfache Migration zu bieten, da TSMC davon ausgeht, dass viele Kunden deutlich länger auf den 7 nm-Prozessen bleiben und nicht so schnell auf die nochmals teueren 5 nm-Prozesse wechseln werden.
Entsprechend schreibt auch bspw. AnandTech explizit in diesem Kontext:
"
[... N6] uses EUVL for up to five layers and enables designers of chips to re-use the same design ecosystem (e.g., tools, IP, etc.), which lowers development costs. By contrast, N7+ uses different design rules, but also provides more benefits than N6 when compared to N7."
TSMC: N7+ EUV Process Technology in High Volume, 6nm (N6) Coming Soon
TSMC: Most 7nm Clients Will Transition to 6nm
Und nun? ... "
Was soll dieser Fake? Bringt dir das was?". Vielleicht solltest du das nächste mal zuerst deinen Kopf zurechtrücken, bevor du mich derart anranzt.
