Genoa: Das Sampling "for customers" hat begonnen, Produktion dann 2022 aber nichtAnfang...
Letzten Endes weiß man es nicht. AMD schreibt in seiner Slide lediglich völlig offen "
on track for 2022 production and launch". Dass Genoa schon Anfang 2022 offiziell released wird, darf man wohl getrost als abwegig ansehen.
Btw, Sapphire Rapids SP befindet sich auch schon seit Ende letzten Jahres (Dez.'20) in der Sampling-Phase.
Das ist normal für derart neuartige/komplexe Plattformen. Aktuell ist das 2HJ22 für Genoa wahrscheinlicher und selbst 4Q22 nicht ausgeschlossen.
In Bezug auf Bergamo (Zen4c) spricht man gar vom 1HJ23.
Verstehe ich den folgenden Satz richtig?
>> AMD verspricht sich derweil allein durch den neuen 5-nm-Prozess 25 Prozent mehr Performance und eine verdoppelte Effizienz sowie Packdichte.
25% mehr Performance oder 50% mehr Effizenz könnte ich gerade noch so glauben, wie aber soll die Performance um 25% steigen und gleichzeitig der Stromverbrauch sich halbieren?
Jain, grundsätzlich aber ja. Konkret sagt AMD in seiner Slide 1,25x Perf, 2x Power Efficiency, 2x Density.
Zu beachten ist hier, dass AMD hierbei sein Produkt beschreibt und nicht etwa einen Prozess von TSMC, d. h. die üblichen Prozess-typischen Formulierungen a la mehr Effizienz bei Iso-Leistung
oder mehr Perf bei Iso-Verbrauch (
bei einem vergleichbar komplexen Design) sind hier nicht anwendbar/gemeint.
Zen4 ist einerseits ein größerer architektonischer Umbau und andererseits kommt ein Full-Node-Sprung in der Fertigung hinzu (
btw ... AMD fertigt seit Ende 2018 nahezu unverändert im N7; jetzt wechselt man vermutlich auf den N5P, die aktuellsten Ausnahmen im N6 mal ignorierend, da die jetzt gerade erst in den Markt zu kommen beginnen; der N6 ist weiterhin ein 7nm-Prozess und deutlich günstiger als die 5nm-Nodes).
Hier hat sich das noch anders angehört:
>> Mit den Zen-4-Sparkernen könnte man sich potenziell gegen Intels Gracemont stemmen; die einst für Atoms entwickelte Architektur ist um allen Ballast zugunsten der Effizienz befreit, inkl. Hyper Threading. Lässt AMD das in Zen 4D, wäre das potenziell ein Vorteil.
Aktuell weiß man das noch nicht so ganz einzuschätzen. AMD erklärt vorerst nur, dass man hiermit das Datacenter und Cloud-Hardware im Auge hat, also bspw. ein Produkt zu platzieren versucht, in dem sich bspw. ein ARM-Server wie die Altra-Serie von Ampere Computing sehr gut macht und selbst den aktuellen Epyc aussticht. *)
Ob die Kerne auch gleichzeitig als Konkurrent gegen Intels E-Cores im Consumer-Segment herhalten können/müssen, ist bisher reine Spekulation, kann also möglich sein, muss es aber nicht.
Interessant dürfte in dem Kontext sein, ob Intel ebenso entsprechende, spezialisierte Xeon's bringen wird, etwas, was ihnen vergleichsweise leicht fallen dürfte, da die per se eine weitaus ausdifferenziertere Produktpalette besitzen.
*) AMD hat hier auf jeden Fall dringenden Handlungsbedarf, denn in 2022 erscheint von Ampere Computing bereits die nochmals deutlich leistungsfähigere nächste Altra-Generation.
AVX512 ist bis jetzt nur ein Gerücht!
Irgendetwas in der Art wird auf jeden Fall kommen, denn man fand in deren Dokumenten bereits Instruktionen, die bei Intel Bestandteil von AVX-512 sind. Ob AMD hier AVX-512 (zumindest bis Stand Ice Lake SP) schlich übernehmen wird (
lizenztechnisch können sie das) oder eine eigenen ISA-Erweiterung derartiger Form zu etablieren versuchen wird, ist vorerst unklar. Ohne eine entsprechende Erweiterung wird es AMD jedoch bei diversen Datacenter/HPC-Workloads weiterhin schwer haben und entsprechend haben sie hier ein ToDo.
Ist das wirklich akut, vor allem bei AMD?
Mir ist schon klar das dies prinzipiell bei jeder CPU "ausgenutzt" werden kann, egal ob AMD oder Intel, ob alt oder neu.
Dennoch frage ich mich, ob dieses Problem mittlerweile so groß und wichtig ist, wenn ja, wo bleibt dann die Warnung das man SMT generell deaktiviert, hmm.
Vermutlich wird hier nichts deaktiviert, sondern diese Kernarchitektur ist derart anders und leichtgewichtig ausgelegt, dass diese grundsätzlich kein SMT unterstützen wird. Aus dem gleichen Grund warf Intel schon vor vielen, vielen Jahren HT alias SMT2 aus deren Atom-Architektur raus (die ersten Atom-Gens unterstützten HT noch).
Anmerkung: Von Intel gibt es eine Slide zu Gracemont, die ein recht beeindruckendes Bild zeichnet:
Bei der Interpretation würde ich jedoch auch alle Faktoren anrechnen, also um den takttechnischen Sweetspot herum, Gracemont in 10nm vs. Skylake in 14nm. Zudem könnte mit Skylake im worst case gar noch das Ur-Skylake aus 2015 gemeint sein, dennoch blieben die Zugewinne beträchtlich und erklären, warum Intel mit ihrer Hybrid Technology All-in geht.
*) Vorausgegriffen: Ob dieses Sheet nun bis auf's "i"-Tüpfelchen zu glauben/wörtlich zu nehmen ist, liegt dagegen außerhalb meiner hier dargebotenen Skizzierung. Der Punkt ist, dass angepasste Mikroarchitekturen für entsprechende Workloads durchaus einen signifikanten Mehrwert bieten. (Und bspw. insbesondere im Consumer-Segment trifft man auf die voraussichtlich größte Spannweite an Workloads überhaupt.)
[...] Jetzt mußte ich erst Google bemühen um rauszufinden was es mit diesen Ominösen PCI-E-Ram auf sich hat
.gif "sm_B-) :-)")
Ist auch etwas unglücklich im Artikel ausgedrückt; besser:
Intel's CXL 1.1 interface that allows for coherent memory connections between devices. Hierbei geht es darum Speicherpools anderer PCIe-Geräte wie Beschleunigerkarten direkt zu adressieren und nutzen zu können. So kann mittels CXL (das übrigens in unterschiedlichen Modi und mit unterschiedlicher Funktionalität betrieben werden kann) bspw. eine CPU direkt im Speicher einer Beschleunigerkarte oder GPU arbeiten uvm.
Dagegen geht es hierbei nicht darum echten RAM bspw. zu erweitern; für letzteres sind DDR5, Optane-ähnliche NAND-basierte DDR5-kompatible DIMMs und bei Intel natürlich Optane-DIMMs zuständig und mit Sapphire Rapids SP kommt noch HBM2E als zusätzliche Speichertechnologie direkt auf der Serverplattform hinzu (bei Genoa voraussichtlich auch).
