AW: AMD Zen 2: Mögliches Cinebench-Ergebnis zweier 64-Kern-Epyc-CPUs
Das hätte ich jetzt gar nicht erwartet von dir.
Edit: Weißt du noch was über den Prozess bei TSMC? GloFo hatte ja die 5GHz angekündigt. Warum hört man nichts dergleichen von TSMC?
Außerdem würde ich zu gerne wissen, wie ein CCX Modul zukünftig aufgebaut sein wird. Sind es 4 Kerne oder sogar schon 8? Mich wundert es, dass es dazu noch keine Leaks gibt...
GloFo hatte zwei 7nm Prozesse geplant, einen 7nm SoC Prozess mit 6-Track/2-Fin Cells und ein HPC-Prozess mit 9-Tracks/4-Fin Cells.
Letzterer war vermutlich hauptsächlich für IBM geplant gewesen.
IEDM 2017: GlobalFoundries 7nm process; Cobalt, EUV – Page 2 – WikiChip Fuse
Die 5Ghz-Angabe von GloFo stammt vom 7nm SoC-Prozess, ist aber wie bei jedem Node nur eine schwammige Aussage, da es auch stark vom Prozessor-Design abhängt.
Bei 14nm LPP wurden >3Ghz als Operation-Point angegeben, Zen hat es ein gutes Stück darüber geschafft.
Andere Angaben von GloFo meinten 7nm bringen >40% more device performance gegenüber 14nm LPP, dass wären von >3 Ghz ausgehend >4,2Ghz.
Ein 7nm TSMC ARM A76 spielt um die 3Ghz herum, selbst wenn man das Power-Budget anheben würde, würde das Design nicht über 4Ghz bei vernünftigen Betriebsspannungen schaffen.
Die Angaben sind in dem Aspekt nicht direkt verwertbar, außer das man höhere Taktraten erreichen kann.
Deswegen würde ich nicht zuviel in die 5Ghz Angabe interpretieren bzw. generell in eine pauschale Aussage und dann darauf präzise Erwartungen aufbauen.
TSMCs 7nm HPC-Prozess verwendet 7.5Tracks und soll 13% schneller sein, als der mobile Prozess mit 6T:
N7 HPC track provides 13% speed over N7 mobile (7.5T vs 6T)
SemiWiki.com - TSMC Technologies for Mobile and HPC
Ich würde ziemlich sicher davon ausgehen das TSMCs 7nm 7.5T HPC-Prozess schneller ist, als der geplante 6T-Prozess von GloFo.
Wie viele Fins pro Zelle existieren ist nicht das einzige was relevant für die Performance ist, auch die Größe des Interconnects und den Kontaktflächen beim Metal-Stack spielen eine Rolle, aber TSMCs 7nm HPC Prozess bietet keine so große Dichte an, ~67MTr/mm² in der Theorie, um die 90-100MTr/mm² sollte der mobile Prozess erreichen und GloFos Soc Prozess lag bei ~86MTr/mm².
Ganz grob betrachtet sieht es dann entsprechend so aus, als ob der HPC-Prozess von TSMC entsprechend führ höhere Performance angepasst ist.
Das heißt aber auch das AMD nicht so dichte Chips bauen wird.
12/14nm LPP mit 9T-Cells, was Zen(+) verwendet, bietet ~33MTr/mm², damit würde der 7nm HPC-Prozess, wie von AMDs eigener Folie zu 7nm, genau Faktor 2 mehr Fläche anbieten, mit 7nm SoC von GloFo und 7nm mobile von TSMC hätten es 2,6-3 mal soviel sein können.
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Wie ein CCX aufgebaut sein wird ist natürlich interessant.
Aber 4-Kerne pro CCX hat AMD nicht umsonst gewählt, so bekommt man sehr geringe Latenzen im Cluster hin, alles andere würde die Latenzen erhöhen, den Interconnect verkomplizieren und die Fläche erhöhen.
AMD hätte theoretisch betrachtet auch schon bei Zen1 einen CCX mit 8 Kernen designen können, anstatt das in zwei Cluster zu splitten.
Es kommt natürlich sehr darauf an, wie die Parameter in der Zukunft aussehen und ab wann ein Designaspekt schlechter bzw. dann besser ist, als der andere.
Da gab es in der Vergangenheit auch unterschiedliche Überlegungen und Gerüchte.
Relativ legit war eine geleakte Folie von VideoCardz die Zen2 Starship mit 48-Kernen genannt hat.
Intuitiv kam dann die Idee das AMD von 4x8-Kernen auf 4x12-Kernen erhöhen wird und das haben einige dann weiter interpretiert, wo AMD dann 6-Kerne pro CCX verbauen würde.
Es könnten aber genauso 3xCCX mit 4 Kernen sein.
Die letzten Gerüchte meinten es bleibt bei 8-Kernen pro CPU-Chip und AMD wird bei Rome 64-Kerne verbauen, mit bis zu 8 Chips auf einem Package.
lang lang ists her...
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