Prozessorarchitektur
Lötkolbengott/-göttin
AW: AMD Ryzen 5: 6- & 4-Kerner mit SMT treten ab April gegen Intels kleine Kaby Lake-S an
Kurz und ergreifend die Datendurchsatzmenge zwischen den L3 cache
CPu Takt mal bit (speicherbandbreite)= gb/s weil amd erstmals 128bit anwendet in sram sind das stolze 3,6ghz * 128 =460gb/s
Intel hat aber bei sram (L1 L2 L3 nur 64bit register und somit bei 3ghz cpu clock 192gb/s
So warum kratz das den
Zwischen den ccx gehen aber nur 64bit auf ramtakt also 1,333*64=85,3gb/s /2 = 32bit lese 42,6gb/s +32bit schreibe 42,6gb/s
DDr4 ram bedeutet dopple data random access memory also die besagten 21,3gb/s je 32 bit muss mal 2 genommen werden weil sram ist single random accces memory
Um dann die Daten auf beiden ccx zu Synchronisieren muss man 460/85,3=Teiler 5,4
ram taktet aber nur in ganzen Teiler also in 1 zu 6
Es kann 6 Takte Wartezeit bedeuten wenn ryzen mit nur ddr4 2666 läuft
Intel hat aber eine Wartezeit zum ram von Teiler 3 und keinen geteilten L3 cache was zusätzlich Daten abgleichen muss.
da hilft nur eins Programme möglichst auf einen ccx belassen und seriellen Programme mit mehr als 4 Kernen Anforderung zuerst den Kern belasten und danach den smt und dann mehr ramtakt damit weniger Wartezeit gibt.
ryzen L3 cache ist extrem schnell. ohne diese bremse IMC würde ryzen alle intels in den Schatten stellen.
Serielle Programme sind games winrar und Verschlüsselung
Lineare Programme sind x264, x265, rendern, cinebench
Kurz und ergreifend die Datendurchsatzmenge zwischen den L3 cache
CPu Takt mal bit (speicherbandbreite)= gb/s weil amd erstmals 128bit anwendet in sram sind das stolze 3,6ghz * 128 =460gb/s
Intel hat aber bei sram (L1 L2 L3 nur 64bit register und somit bei 3ghz cpu clock 192gb/s
So warum kratz das den
Zwischen den ccx gehen aber nur 64bit auf ramtakt also 1,333*64=85,3gb/s /2 = 32bit lese 42,6gb/s +32bit schreibe 42,6gb/s
DDr4 ram bedeutet dopple data random access memory also die besagten 21,3gb/s je 32 bit muss mal 2 genommen werden weil sram ist single random accces memory
Um dann die Daten auf beiden ccx zu Synchronisieren muss man 460/85,3=Teiler 5,4
ram taktet aber nur in ganzen Teiler also in 1 zu 6
Es kann 6 Takte Wartezeit bedeuten wenn ryzen mit nur ddr4 2666 läuft
Intel hat aber eine Wartezeit zum ram von Teiler 3 und keinen geteilten L3 cache was zusätzlich Daten abgleichen muss.
da hilft nur eins Programme möglichst auf einen ccx belassen und seriellen Programme mit mehr als 4 Kernen Anforderung zuerst den Kern belasten und danach den smt und dann mehr ramtakt damit weniger Wartezeit gibt.
ryzen L3 cache ist extrem schnell. ohne diese bremse IMC würde ryzen alle intels in den Schatten stellen.
Serielle Programme sind games winrar und Verschlüsselung
Lineare Programme sind x264, x265, rendern, cinebench